KR100887474B1 - 감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적 - Google Patents

감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적 Download PDF

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Abstract

하나의 기판 위에 위치하는 복수의 상보성 금속 산화막 반도체(CMOS) 트랜지스터 및 복수의 수직 바이폴라 트랜지스터를 포함하는 집적 회로 구조를 위한 방법 및 구조가 개시되어 있다. 상기 수직 바이폴라 트랜지스터들은 상기 CMOS 트랜지스터들보다 높이가 큰 장치들이다. 이 구조에 있어서, 패시베이팅층은 상기 기판 위와 상기 수직 바이폴라 트랜지스터들 및 상기 CMOS 트랜지스터들 사이에 위치한다. 배선층은 상기 패시베이팅층 위에 있다. 상기 수직 바이폴라 트랜지스터들은 상기 배선층과 직접 접촉하고 상기 CMOS 트랜지스터들은 상기 패시베이팅층을 통해 연장되는 콘택트들에 의해 배선층에 연결된다.
다단 높이, 복수의 트랜지스터, 콘택트들

Description

감소된 콘택트 높이를 갖는 바이폴라 및 ＣＭＯＳ 집적{BIPOLAR AND CMOS INTEGRATION WITH REDUCED CONTACT HEIGHT}
본 발명은 일반적으로 다중 높이 장치들(multiple height devices)을 포함하는 집적 회로 구조에 관한 것으로서, 특히 이와 같은 장치들을 위해 제작된 콘택트들의 높이를 줄이기 위해 패시베이팅층(passivating layer)의 높이를 줄이는 개선된 구조에 관한 것이다.
BiCMOS 칩들(바이폴라(bipolar) 트랜지스터들과 상보성 금속 산화막 반도체(CMOS) 트랜지스터들 모두를 갖는 집적 회로 칩들)을 제조함에 있어서 바이폴라(bipolar) 및 CMOS 전계 효과 트랜지스터(FET) 장치들 양자의 공정 통합(process integration)이 요구된다. 공정 통합에 있어서 주요 어려움 중 하나는 다른 크기를 갖는 장치들에 콘택트(contact) 연결들을 만드는 것이다. 신뢰할 수 있는 콘택트 연결은 베이스 CMOS FET 제조에 있어서 항상 주요 이슈들 중 하나였다. 바이폴라 및 CMOS FET 장치들 간의 상당한 수직 높이 차로 인해, BiCMOS 칩 제조에 있어서 콘택트 형성은 더욱 어려워진다. 현재, BiCMOS를 위한 콘택트들의 종횡비(aspect ratio)는 0.25 및 0.18um SiGe 기술들에 있어서 베이스 CMOS에 비해 약 30% 크다. 이러한 종횡비의 차이는 미래의 SiGe 기술들(예를 들어, 0.13um 또는 그 이하)에서는 유지될 수 없다. 후술되는 본 발명은 미래의 BiCMOS 기술들을 위한 콘택트 형성에 관한 신뢰할 수 있는 해결책을 제공한다.
본 발명은 기판 위에 상이한 장치들을 형성하는 방법을 제공한다. 특히, 본 발명은 복수의 상보성 금속 산화막 반도체(CMOS) 트랜지스터 및 수직 바이폴라 트랜지스터를 상기 기판 위에 형성한다. 상기 수직 바이폴라 트랜지스터들이 상기 CMOS 트랜지스터들에 비해 더 높이가 크다는 것을 유의해야 한다. 본 발명은 상기 바이폴라 트랜지스터들 및 상기 CMOS 트랜지스터들 위에 패시베이팅층(passivating layer)을 증착하고 그 후 상기 수직 바이폴라 트랜지스터들이 노출되고 상기 CMOS 트랜지스터들이 상기 패시베이팅층으로 덮히도록 상기 패시베이팅층의 일부를 제거한다. 그 후, 본 발명은 상기 패시베이팅층을 통해 상기 CMOS 트랜지스터들에 콘택트들을 형성하고 상기 패시베이팅층 위에 상기 수직 바이폴라 트랜지스터들에 직접 접하도록 배선층(wiring layer)을 형성한다.
상기 배선층을 형성하기 전에 본 발명은 상기 수직 바이폴라 트랜지스터들 위에 이미터(emitter) 콘택트들을 형성할 수 있다. 이들 이미터 콘택트들은 실질적으로 상기 배선층 내에 위치되고, 상기 배선층 내의 배선과는 다른 물질로 만들어질 수 있다. 본 발명은 또한 상기 배선층 위에 비아층(via layer)을 형성할 수 있다. 상기 이미터 콘택트들은 상기 배선층을 통해 상기 비아층으로 연장될 것이다. 이 공정은 또한 상기 수직 바이폴라 트랜지스터들에 베이스 및 컬렉터 콘택트들을 형성한다.
본 발명 공정은 하나의 기판 위에 위치하는 복수의 상보성 금속 산화막 반도체(CMOS) 트랜지스터 및 복수의 수직 바이폴라 트랜지스터를 포함하는 집적 회로 구조를 제조한다. 상기 수직 바이폴라 트랜지스터들은 상기 CMOS 트랜지스터들보다 높이가 큰 장치들이고 상기 기판에서 상기 CMOS 트랜지스터들보다 두 배 이상 위로 연장될 수 있다. 이러한 구조에 있어서, 패시베이팅층은 상기 기판 위 그리고 상기 수직 바이폴라 트랜지스터들과 상기 CMOS 트랜지스터들 사이에 위치한다. 배선층은 상기 패시베이팅층 위에 있다. 상기 수직 바이폴라 트랜지스터들은 상기 배선층과 직접 접촉하고 상기 CMOS 트랜지스터들은 상기 패시베이팅층을 통해 연장되는 콘택트들을 통해 상기 배선층에 연결된다.
또한 상기 배선층 위에는 비아층이 있으며 상기 수직 바이폴라 트랜지스터들 이미터 콘택트들은 상기 비아층에 직접 연결된다. 상기 이미터 콘택트들은 상기 배선층을 통해 상기 비아층으로 연장된다. 그러므로, 상기 이미터 콘택트들은 상기 배선층 내에 위치하고 상기 배선층 내의 배선과 다른 물질을 포함할 수 있다. 상기 수직 바이폴라 트랜지스터들의 베이스 및 콘택트 영역들을 상기 배선층에 연결하는 베이스 및 컬렉터 콘택트들은 상기 패시베이팅층을 통해 연장된다.
본 발명은 상기 콘택트 개구부의 종횡비를 줄이고 이에 따라 콘택트 결함률을 줄이기 위해 BPSG를 상기 바이폴라 장치의 상단에 매우 근접하는데 까지 연마한다. 본 발명은 상기 바이폴라 장치들을 위해 보다 넓은 이미터 콘택트을 사용한다. 그러므로, 본 발명은 보다 손쉬운 콘택트 연결 집적(더 신뢰할 수 있는 콘택트들과 더 나은 수율(yield))과 감소된 횡방향 크기(lateral size)를 갖는 더 빠른 바이폴라 트랜지스터들을 제공한다.
본 발명의 이들 및 다른 측면들 및 목적들은 후술되는 설명들과 첨부된 도면들과 함께 고려할 경우에 더 정확히 평가되고 이해될 것이다. 그러나, 후술되는 설명은 본 발명의 바람직한 실시예들 및 이것의 여러 세부 사항들을 나타내고 있으며, 설명을 위한 것으로서 제한을 위한 것이 아님을 유의해야 한다. 본 발명의 취지를 벗어나지 않으면서 그 범위 내에서 다양한 변형들 및 개조들이 만들어질 수 있으며, 이러한 모든 개조들은 본 발명에 포함된다.
본 발명은 아래 도면들과 관련하여 후술되는 상세한 설명을 통해 더 정확히 이해될 것이다.
도 1은 다른 높이를 갖는 복수의 장치들을 포함하는 구조의 개념도.
도 2는 부분 완성 구조의 개념도.
도 3은 부분 완성 구조의 개념도.
도 4는 부분 완성 구조의 개념도.
도 5는 부분 완성 구조의 개념도.
도 6은 다른 높이를 갖는 복수의 장치들을 포함하는 구조의 개념도.
도 7은 본 발명의 바람직한 방법을 도시하는 절차도.
본 발명과 이것의 다양한 특징들 및 바람직한 사항들은 첨부된 도면들에 도시되고 아래 설명들에서 상술되는 비제한적인 실시예들을 중심으로 보다 상세하게 설명된다. 도면들에 도시된 특징들은 반드시 일정한 비율로 그려진 것이 아님을 유의해야 한다. 잘 알려진 부품들 및 공정 기술들에 관한 설명은 본 발명을 필요없이 불명료하게 하지 않기 위해 생략된다. 여기에 사용된 예들은 단순히 본 발명이 실시될 수 있는 방법들의 이해를 돕고 당업자가 본 발명을 실시할 수 있도록 하기 위한 것이다. 이에 따라, 이러한 예들은 본 발명의 범위를 좁히는 것으로 해석되서는 안 된다.
도 1은 다른 높이를 갖는 복수의 장치들(116,118)을 포함하는 집적 회로를 도시한다. 여기에 사용된 예들에 있어서, 상기 장치들은 CMOS 트랜지스터(116) 및 수직 바이폴라 트랜지스터(118)를 포함한다. 그러나, 본 발명은 이들 특정 장치들로 제한되지 않으며 이 예들의 이들 장치들은 단순히 본 발명의 동작을 설명하기 위해 선택되었다. 그러므로, 본 발명은 다른 크기를 갖는 장치들을 그 디자인에 포함하는 어떤 집적 회로 구조에도 동일하게 적용할 수 있다. 예를 들어, 본 발명은 수평 장치(horizontal device) 및 수직 장치(vertical device) 또는 다른 크기를 갖는 수평 및/또는 수직 장치들의 어떤 조합들에도 동등하게 적용할 수 있다. 본 발명은 바이폴라 트랜지스터들, 버랙터들, 다이오드들, 전계 효과 트랜지스터들, 저항들, 커패시터들 등과 함께 사용될 수 있다. 본 발명은 또한 FET 콘택트들 간의 높낮이 차이(topography difference)가 제조 제작에 심각한 제한이 되는 경우 게이트 및 소스 또는 드레인과 같은 FET 콘택트들의 형성에 또한 적용될 수 있다.
도 1에 있어서, 항목 110은 실리콘 기판과 같은 기판으로서, 상기 기판 위에 장치들(116,118)이 형성된다. 항목 112는, 예를 들어 BPSG(Boron Phosphor doped Silicate Glass) 또는 다른 유사한 물질로 형성될 수 있는, 절연 패시베이션층(insulator passivation layer)을 도시한다. 항목들 114는 패시베이션층(112)을 통해 만들어지는 다양한 콘택트들(예를 들어, 폴리실리콘, 금속, 합금 등)을 도시한다. 항목 120은 다양한 제1 금속층(M1) 배선들(122)을 갖는 배선층(wiring layer)을 나타낸다. 수직 바이폴라 트랜지스터(118)의 이미터(emitter) 콘택트는 도 1의 항목 124에 나타나 있다. 항목 126은 배선층(120)을 패시베이팅층(passivating layer)(112)으로부터 분리하는 절연체를 나타낸다. 비아/배선층(via/wiring layer)(132)은 제1 레벨 비아들(vias)(V1)(130) 및 추가 제2 금속층(M2) 배선들(134)을 포함한다. 항목 128은 제1 금속층(M1)을 제2 금속/비아층(metal/via layer)(132)으로부터 분리하는 절연체를 나타낸다.
도 6에 도시된 구조는, 이미터 콘택트(124)가 배선층(120) 아래에 있는 대신배선층(120) 내에 위치하는 점에서 도 1에 도시된 구조와 다르다. 이것은 패시베이팅층(112)이 도 1에서보다 도 6에서 더 짧을 수 있도록 하고, 이것은 나머지 콘택트들(114)의 종횡비(aspect ratio)를 감소시켜, 콘택트들(114)의 결함률을 상당히 줄일 수 있다. 이에 더해, 상기 이미터 콘택트만을 위한 전용 마스크를 사용해 상기 이미터 콘택트가 형성되기 때문에 이미터 콘택트(124)의 너비는 도 6의 구조에서 더 크게 만들 수 있다. 상기 이미터 콘택트를 더 크게 하여 위치 오차의 허용범위는 커지고 이미터 자체의 너비는 더 좁게 제조될 수 있다. 환언하면, 상기 이미터 콘택트를 넓게 만들어서, 이미터와 그 콘택트의 오정렬(misalignment)로 인한 결함 가능성이 줄어든다. 이것은 오정렬로 인한 결함(misalignment-type defect) 가능성을 증가시키지 않고 상기 이미터를 더 작게 만들 수 있도록 해준다. 보다 좁은 이미터는 보다 작은 기생 커패시턴스로 이어질 수 있으며 이에 따라 바이폴라 트랜지스터(118)의 스위칭 속도를 상당히 증가시킬 수 있다.
도 2 내지 5는 도 6에 나타난 구조에 관한 공정 단계들을 도시한다. 특히, 도 2는 패시베이팅층(112)이 형성된 바로 직후의 구조를 도시한다. 종래 공정들은 레벨 202까지 패시베이팅 필름(112)의 원 높이(raw height)를 줄여 화살표 200이 나타내는 부분을 제거한다. 이것은, 예를 들어, 표준 화학 기계적 연마(CMP) 공정 또는 이와 유사한 공정으로 수행될 수 있다. 그러나, 도 3에 도시된 바와 같이, 본 발명은 패시베이팅층(112)의 높이를 가장 높은 장치의 상단(302)(이 예에서는 수직 바이폴라 트랜지스터(118)의 상단)과 거의 같은, 화살표 300이 지시하는 높이까지 줄인다. 예를 들어, 패시베이팅층(112)의 높이는 가장 높은 장치(118)의 상단에서 약 50nm를 가감한 범위 내로 감소한다. 이에 반해, 도 2는 가장 높은 장치들 위의 훨씬 높은 높이(예를 들어, 400 nm)에서 연마를 중단한다.
도 3은 또한 표준 상감 금속 공정(damascene metal processing)을 이용해 형성된, 크리티컬(critical) 바이폴라 장치(118)의 컬렉터 및 베이스 터미널들과 트랜지스터(116)의 소스, 드레인, 및 게이트에 대한 콘택트들(114)을 도시한다. 예를 들어, 콘택트들(114)은 폴리실리콘, 금속, 합금 등(예를 들어, 텅스텐)으로 형성될 수 있다. 상술된바와 같이, 패시베이팅층(112)의 높이가 줄어들어 콘택트들(114)의 종횡비가 감소하며, 이것은 콘택트 관련 결함들(예를 들어, 전기적으로 개방된 콘택트들, 등)을 크게 줄인다. 이 결과, 본 발명에 의해 더 높은 수율과 보다 신뢰할 수 있는 콘택트들이 제조된다.
도 4에 도시된 바와 같이, 본 발명은 선택적으로 유전체(126)(예를 들어 실리콘 질화물, 실리콘 탄화물 등) 및 더 낮은 유전 상수를 갖는 물질, 도프되지 않은(undoped) 실리케이트 산화물 등(120)을 상기 제1 배선층(M1)의 절연 부분으로 갖는다. 전용 포토리소스래피용 마스크(photolithographic mask)가 배선층(120) 내의 이미터 콘택트(124)를 위한 개구부들을 패턴하는데 사용된다. 이미터 콘택트(124)는 폴리실리콘 또는 텅스텐 등과 같은 금속을 포함한다. 이 공정은 이미터 콘택트(124)의 크기 및 너비가 다른 모든 공정에 대해 독립적으로 제어될 수 있도록 한다. 이 마스크는 공유되지 않기 때문에, 상기 이미터의 오버-에칭(over-etching)이 줄어든다. 공유 마스크를 이용해 상기 이미터 콘택트 및 다른 더 깊은 콘택트들이 제조되는 경우, 플라스마 에칭이 먼저 이미터 콘택트의 저면에 도달하고 더 깊은 콘택트들을 열기 위해 에칭이 계속되기 때문에 상기 이미터 콘택트의 상당한 오버-에칭이 있게 된다. 상기 이미터 콘택트의 너비를 넓게 만듦으로써, 상기 이미터 자체의 너비가 더 좁게 제조될 수 있다. 더 좁은 이미터는 더 작은 기생 커패시턴스로 이어질 수 있고, 이에 따라 바이폴라 트랜지스터(118)의 스위칭 속도를 상당히 증가시킬 수 있다.
도 5에 도시된 바와 같이, 배선들(122)이 형성될 절연체(120) 내의 개구부들을 형성하기 위하여 별도의 마스크가 사용된다. 배선 물질(122)은 상기 개구부들 내에 증착되고 초과분은 표준 CMP 공정에 의해 제거된다. 이러한 배선들(122)은 일반적으로 금속, 예를 들어 구리, 알루미늄 등이다. 그러므로, 이미터 콘택 트(124)는 배선들(122)과 다른 물질로 만들어질 수 있다. 바람직하게, 이미터 콘택트(124)는 배선 물질(122)에 수행될 상기 CMP 공정과 호환 가능한 물질로 만들어진다.
이 구조는 제2 배선/비아층(132)의 형성을 통해 도 6에 도시된 바와 같이 완성된다. 특히, 절연체(126)와 유사한 추가 절연체(128)가 형성되고 그 후에 더 낮은 유전 상수를 갖는 물질(132)이 형성될 수 있다. 배선들(122)에 관련된 설명들과 유사한 방식으로 개구부들을 패턴하고 상기 개구부들을 비아들(130) 및 배선들(134)로 채우기 위해 복수의 상감 공정들이 사용된다.
그러므로, 본 발명은 기판에 위에 서로 다른 장치들을 형성하는 방법을 제공한다. 상술된 예에 있어서, 본 발명은 복수의 상보성 금속 산화막 반도체(CMOS) 트랜지스터들(116) 및 수직 바이폴라 트랜지스터들(118)(각각 하나씩만 도시되어 있다)을 기판(110) 위에 형성한다. 수직 바이폴라 트랜지스터들(118)이 CMOS 트랜지스터들(116)보다 높다는 것에 유의하라. 본 발명은 패시베이팅층(112)을 바이폴라 트랜지스터들(118) 및 CMOS 트랜지스터들 위에 증착하고 그 이후 수직 바이폴라 트랜지스터들(118)이 노출되고 CMOS 트랜지스터들(116)이 패시베이팅층(112)에 의해 덮혀있도록 패시베이팅층(112)의 일부분을 제거한다. 다음, 본 발명은 패시베이팅층(112)을 통해 CMOS 트랜지스터들(116)에 대해 콘택트들(114)을 형성하고 패시베이팅층(112) 상부에 수직 바이폴라 트랜지스터들(118)과 직접 접촉하도록 배선층(120)을 형성한다.
배선층(120)을 형성하기 전에, 본 발명은 수직 바이폴라 트랜지스터들(118) 위에 이미터 콘택트들(124)을 형성할 수 있다. 이들 이미터 콘택트들(124)은 실질적으로 배선층(120) 내에 위치되나, 배선층(120) 내의 배선(122)과는 다른 물질로 만들어질 수 있다. 본 발명은 또한 배선층(120) 위에 비아층(132)을 형성할 수 있다. 이미터 콘택트들(124)은 배선층(120)을 통해 비아층(132)으로 연장될 수 있다. 이 공정은 또한 수직 바이폴라 트랜지스터들(118)에 대해 베이스 및 컬렉터 콘택트들(114)을 형성한다.
도 7은 이 공정을 절차도 형식으로 도시한다. 구체적으로, 항목 700에서, 본 발명은 상기 기판 위에 복수의 장치들(예를 들어, 상보성 금속 산화막 반도체(CMOS) 트랜지스터들 및 수직 바이폴라 트랜지스터들)을 형성한다. 본 발명은 상기 바이폴라 트랜지스터들 및 상기 CMOS 트랜지스터들 위로 패시베이팅층을 증착하고(702), 그 후 상기 수직 바이폴라 트랜지스터들의 상단까지 상기 패시베이팅층의 일부를 제거한다(704). 이것은 상기 CMOS 트랜지스터들은 상기 패시베이팅층에 여전히 덮여있게 한다. 다음, 본 발명은 상기 패시베이팅층을 통해 상기 CMOS 트랜지스터들에 대해 콘택트들을 형성한다(706). 본 발명은 상기 수직 바이폴라 트랜지스터들 위에 이미터 콘택트들을 형성할 수 있고(708), 상기 패시베이팅층 위에 상기 수직 바이폴라 트랜지스터들에 직접 접촉하도록 배선층을 형성할 수 있다(710). 본 발명은 또한 상기 배선층 위에 비아층을 형성할 수 있다(712).
본 발명은 상기 BPSG를 상기 바이폴라 장치의 상단에 매우 근접하기까지 연마하여 콘택트 개구부 종횡비를 감소시키고, 이에 따라 콘택트 결함률이 감소한다. 본 발명은 상기 바이폴라 장치들을 위해 보다 넓은 이미터 콘택트를 사용한다. 본 발명은 보다 손쉬운 콘택트 연결 집적(더 신뢰할 수 있는 콘택트들과 더 나은 수율) 및 횡방향 크기가 감소된 보다 빠른 바이폴라 트랜지스터들(예를 들어, 이미터 콘택트 RIE 에칭 중 오버-에칭이 줄어들어 상기 바이폴라 장치의 너비를 줄일 수 있다)을 제공한다.
본 발명은 바람직한 실시예를 중심으로 설명되었으나, 당업자들은 본 발명이 첨부된 청구항들의 취지 및 범위 내에서 개조되어 실시될 있음을 인식할 것이다.

Claims (6)

  1. 집적 회로 구조로서,
    기판;
    상기 기판 위에 위치하는 복수의 다른 높이를 갖는 장치;
    상기 기판 위와 상기 장치들 사이에 위치하는 패시베이팅층; 및
    상기 패시베이팅층 위에 위치하는 배선층을 포함하되,
    상기 장치들 중 가장 높은 장치들 보다 낮은 장치들은 상기 패시베이팅층을 통해 연장되는 제1 콘택트들에 의해 상기 배선층에 연결되고, 상기 가장 높은 장치들은 상기 배선층과 집적 접촉하며 제2 콘택트들에 연결되는, 집적 회로 구조.
  2. 삭제
  3. 제 1 항에 있어서, 상기 배선층 위에 비아층을 더 포함하고,
    상기 제2 콘택트들은 상기 배선층을 통해 상기 비아층에 직접 연결되는, 집적 회로 구조.
  4. 제 1 항에 있어서, 상기 배선층 위에 비아층을 더 포함하고,
    상기 제2 콘택트들은 상기 배선층 내부에 상기 비아층을 향해 위치하여 상기 비아층에 직접 연결되도록 하는, 집적 회로 구조.
  5. 제 4 항에 있어서, 상기 배선층 내의 상기 제2 콘택트들은 상기 배선층 내의 배선과는 다른 물질을 포함하는 집적 회로 구조.
  6. 제 1 항에 있어서, 상기 가장 높은 장치들은 상기 낮은 장치들과는 다른 종류의 장치를 포함하는 집적 회로 구조.
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* Cited by examiner, † Cited by third party
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US6281051B1 (en) 1995-12-01 2001-08-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
WO2003021676A2 (de) * 2001-08-31 2003-03-13 Infineon Technologies Ag Kontaktierung des emitterkontakts einer halbleitervorrichtung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902637A (en) 1986-03-03 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Method for producing a three-dimensional type semiconductor device
US6281051B1 (en) 1995-12-01 2001-08-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
WO2003021676A2 (de) * 2001-08-31 2003-03-13 Infineon Technologies Ag Kontaktierung des emitterkontakts einer halbleitervorrichtung

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