JPS58169931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58169931A JPS58169931A JP5123982A JP5123982A JPS58169931A JP S58169931 A JPS58169931 A JP S58169931A JP 5123982 A JP5123982 A JP 5123982A JP 5123982 A JP5123982 A JP 5123982A JP S58169931 A JPS58169931 A JP S58169931A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にＩ Ｃ（Ｉｎｔｅｇｒａｔｅ
ｄＣｉｒｃｕｉｔ ：集積回＃Ｉ８）又はＬＳ Ｉ （
Ｌａｒｇｅ ＳｃａｌｅｄＩｎｔｅｇｒａｔｅｄ Ｃ１
ｒｃｕｉｔ ：大知襖集積回路）の製造方法及びそれを
使った半導体装置に関するものである。
ｄＣｉｒｃｕｉｔ ：集積回＃Ｉ８）又はＬＳ Ｉ （
Ｌａｒｇｅ ＳｃａｌｅｄＩｎｔｅｇｒａｔｅｄ Ｃ１
ｒｃｕｉｔ ：大知襖集積回路）の製造方法及びそれを
使った半導体装置に関するものである。
この糧のＩＣ，ＬＳＩにおいては一つのチップ内に多数
の素子を作り込み回路を構成するため各々の素子は電気
的に絶縁分離する必要がある。現在ＬＳＩの製造工程で
一般的に行なわれている素子間分離法は、ＬＯＣＯ８（
Ｌｏｃａｌ ０ｘｉｄａｒｉｏｎｏｆ ５ｉｌｉｃｏｎ
）と呼ばれるもので、Ｓｉ、Ｎ４膜の耐酸化作用が大
きいことを利用し、Ｓｉ３Ｎ、膜を酸化のマスクとして
選択酸化する方法である。本方法の場合、５ｉｌＮ４膜
Ｙ：Ｍ接Ｓｉ基板に儂着せしめ選択酸化を行なうと膜の
応力のためＫＳｉＳｉ基板陥が発生する。そのため一般
゛に−バッドＳｉＯ＊Ｔｈ呼ばれている熱酸化膜’７Ｓ
ｉ、Ｎ、とＳｉ基板の間に挿入し応力な緩和する方法が
行なわれている。ところが選択酸化時にこのパッド５ｓ
ｏｔｖ通し″′Ｃ′！ｊＩ４方向の酸化が進行するため
酸化膜が鳥のくちばし状に、素子領域に食い込んで行く
現象が起こる。これはその形状が鳥のくちばしに似てい
ることからバーズビークと呼ばれ、ＬＳＩの素子領域の
有効面積ン減少させるため集積度向上の障害となる。
の素子を作り込み回路を構成するため各々の素子は電気
的に絶縁分離する必要がある。現在ＬＳＩの製造工程で
一般的に行なわれている素子間分離法は、ＬＯＣＯ８（
Ｌｏｃａｌ ０ｘｉｄａｒｉｏｎｏｆ ５ｉｌｉｃｏｎ
）と呼ばれるもので、Ｓｉ、Ｎ４膜の耐酸化作用が大
きいことを利用し、Ｓｉ３Ｎ、膜を酸化のマスクとして
選択酸化する方法である。本方法の場合、５ｉｌＮ４膜
Ｙ：Ｍ接Ｓｉ基板に儂着せしめ選択酸化を行なうと膜の
応力のためＫＳｉＳｉ基板陥が発生する。そのため一般
゛に−バッドＳｉＯ＊Ｔｈ呼ばれている熱酸化膜’７Ｓ
ｉ、Ｎ、とＳｉ基板の間に挿入し応力な緩和する方法が
行なわれている。ところが選択酸化時にこのパッド５ｓ
ｏｔｖ通し″′Ｃ′！ｊＩ４方向の酸化が進行するため
酸化膜が鳥のくちばし状に、素子領域に食い込んで行く
現象が起こる。これはその形状が鳥のくちばしに似てい
ることからバーズビークと呼ばれ、ＬＳＩの素子領域の
有効面積ン減少させるため集積度向上の障害となる。
従来のこの欠点を容易に埴解するために、第１図に示す
従来の製造工１！−沿ってＬＯＣＯ８Ｔ＠におけるバー
ズビークの発生を説明する。第１図（ａ）〜第１図（ｅ
ｌは、ＮチャンネルＭＯ８（ＭｅｔａｌＱｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ）製造工＠を示すものであ
る。まず第１図（ａｌのようにＳｉ基板１を酸化しバッ
ドＳｉｎ、２４’形成する。この上に第１図（ｂｌのよ
うにＣＶ Ｌ） （Ｃｈｅｍｔｃａｌ Ｖａｐｏｕｒ
Ｌ）ｅｐｏｓｉｔｉｏｎ）法でＳｔ、Ｎ４膜３を被着せ
しめる。次いで第１図（Ｃ１に示すように５ｉＩＮ４展
３ｖホトエツチングで素子領域の形状にバタンニングす
る。その後Ｓｉ、Ｎ、膜３ンマスクとしてチャンネルス
トッパー用ボロン４をイオン打込みし表面に高濃度層５
Ｙ形成する。
従来の製造工１！−沿ってＬＯＣＯ８Ｔ＠におけるバー
ズビークの発生を説明する。第１図（ａ）〜第１図（ｅ
ｌは、ＮチャンネルＭＯ８（ＭｅｔａｌＱｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ）製造工＠を示すものであ
る。まず第１図（ａｌのようにＳｉ基板１を酸化しバッ
ドＳｉｎ、２４’形成する。この上に第１図（ｂｌのよ
うにＣＶ Ｌ） （Ｃｈｅｍｔｃａｌ Ｖａｐｏｕｒ
Ｌ）ｅｐｏｓｉｔｉｏｎ）法でＳｔ、Ｎ４膜３を被着せ
しめる。次いで第１図（Ｃ１に示すように５ｉＩＮ４展
３ｖホトエツチングで素子領域の形状にバタンニングす
る。その後Ｓｉ、Ｎ、膜３ンマスクとしてチャンネルス
トッパー用ボロン４をイオン打込みし表面に高濃度層５
Ｙ形成する。
次に第１図（ｄｌのように５ｉｌＮ４膜３ｔマスクとし
て選択酸化を行ない、素子分離領域にフィールドのＳｔ
Ｏ，膜６を生成せしむる。この時にパッド８ｉ０＊２を
通して横方向の酸化が進行するためにバーズビーク７が
形成される。次に５ｉｓＮ４膜３Ｙ：エツチングにより
除去し、次いでパッドＳ ｓ Ｏｘ 膜２ ｆエツチン
グにより除去することにより第１図（ｅｌのように素子
領域８のＳｉ面を露出せしむる。第２図はこのようにし
て−られた素子領域に、第２図に示すようにゲート絶縁
膜９．ゲート電極１０． ソース領域１１． ドレ
イン領域１２を形成する。以上のようにして得られた従
来の素子分離法では、第３図１ａｌに示すようにＳｉ３
Ｎ４膜３のパタンニング児了の状態でＷある素子領域は
第３図（ｂｌＫ示す・・−ズビーク７（長さＢ）の発生
によりＷ′に減少する（Ｗ’−Ｗ−２Ｂ）。Ｂの大きさ
はパッドＳｉＱ。
て選択酸化を行ない、素子分離領域にフィールドのＳｔ
Ｏ，膜６を生成せしむる。この時にパッド８ｉ０＊２を
通して横方向の酸化が進行するためにバーズビーク７が
形成される。次に５ｉｓＮ４膜３Ｙ：エツチングにより
除去し、次いでパッドＳ ｓ Ｏｘ 膜２ ｆエツチン
グにより除去することにより第１図（ｅｌのように素子
領域８のＳｉ面を露出せしむる。第２図はこのようにし
て−られた素子領域に、第２図に示すようにゲート絶縁
膜９．ゲート電極１０． ソース領域１１． ドレ
イン領域１２を形成する。以上のようにして得られた従
来の素子分離法では、第３図１ａｌに示すようにＳｉ３
Ｎ４膜３のパタンニング児了の状態でＷある素子領域は
第３図（ｂｌＫ示す・・−ズビーク７（長さＢ）の発生
によりＷ′に減少する（Ｗ’−Ｗ−２Ｂ）。Ｂの大きさ
はパッドＳｉＱ。
膜２の厚さ、別ａＮ４膜３の厚さ、酸化条件によって異
なるが通常０．５〜０．８μｍ程度である。したがって
ＬＳＩの集積度が増し、Ｗが３〜２μｍ以−上になって
くるとバーズビークの影響は大となり集積度向上にとっ
て大きな妨げとなる。標準的なダイナミックＲＡＭ （
Ｒａｎｄｏｍ Ａｃｃｅ＋ｓｓ Ｍｅｍｏｒｙ）におい
て、素子領域、素子分離領□域の最小線幅（マスク設計
値）Ｙ２μｍとした場合、集積度はバーズビーク発生が
無い時で１，３ Ｘ １０’セル／ｃｄであるのに対し
、０．５μｍのバーズビークが発生すると９×■１ゼル
／ｃ１／ｌまで低下する。
なるが通常０．５〜０．８μｍ程度である。したがって
ＬＳＩの集積度が増し、Ｗが３〜２μｍ以−上になって
くるとバーズビークの影響は大となり集積度向上にとっ
て大きな妨げとなる。標準的なダイナミックＲＡＭ （
Ｒａｎｄｏｍ Ａｃｃｅ＋ｓｓ Ｍｅｍｏｒｙ）におい
て、素子領域、素子分離領□域の最小線幅（マスク設計
値）Ｙ２μｍとした場合、集積度はバーズビーク発生が
無い時で１，３ Ｘ １０’セル／ｃｄであるのに対し
、０．５μｍのバーズビークが発生すると９×■１ゼル
／ｃ１／ｌまで低下する。
一方、ＬＯＧＯ８工程でのバーズビーク発生ン無くすた
めの方法としてＳ Ｅ ＣＯＭ （Ｓｅｌｆａｌｉｇｎ
ｅｄＥｄｇｅ （？ｏａｔｉｎｇ Ｍｅｔｈｏｄ）とい
う技術が１９８１年発行の第４２回応用物理学会予稿集
第５４１頁に提案されている。この技術は、第４図（ａ
ｔに示すように、まず基板１３を酸化し第１パツドＳ
ｉＱ１膜１４’に形成する。この上に、第４図１ｂ＋に
示すように、ＣＶ ＩＪ 法テ第１ ｆ） ５ｉｓＮａ
Ｍｋ ｌ ５ Ｙ 被Ｍセｌ、メる。次いで、第４図
（Ｃ）に示すように、第１のＳｉ、へ。
めの方法としてＳ Ｅ ＣＯＭ （Ｓｅｌｆａｌｉｇｎ
ｅｄＥｄｇｅ （？ｏａｔｉｎｇ Ｍｅｔｈｏｄ）とい
う技術が１９８１年発行の第４２回応用物理学会予稿集
第５４１頁に提案されている。この技術は、第４図（ａ
ｔに示すように、まず基板１３を酸化し第１パツドＳ
ｉＱ１膜１４’に形成する。この上に、第４図１ｂ＋に
示すように、ＣＶ ＩＪ 法テ第１ ｆ） ５ｉｓＮａ
Ｍｋ ｌ ５ Ｙ 被Ｍセｌ、メる。次いで、第４図
（Ｃ）に示すように、第１のＳｉ、へ。
膜１５と第１パッドＳｊＱ、膜１４、次いでＳｉ基板１
３４ホトエツチングで集子分離領域用の溝１７ケバタン
ニングする。この時エツチングはＲＩＥ（ｈｅａｃｔｉ
Ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ；反応件イオンエツチ
ング）法のようにエツチングの指向性の強い方法を用い
サイドエツチング量が少なく、ホトレジスト膜１６と溝
１７との賢換舟を小さくする。溝１７のＳｉ基板１３の
エツチング深さは、Ｓｉ基基板酸酸化ることによって、
その厚さが約２．２倍になることからフィ″−ルド酸化
ＩＩ！厚の半分程度の値にすることが素子表面の平坦化
のために望ｆしい。
３４ホトエツチングで集子分離領域用の溝１７ケバタン
ニングする。この時エツチングはＲＩＥ（ｈｅａｃｔｉ
Ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ；反応件イオンエツチ
ング）法のようにエツチングの指向性の強い方法を用い
サイドエツチング量が少なく、ホトレジスト膜１６と溝
１７との賢換舟を小さくする。溝１７のＳｉ基板１３の
エツチング深さは、Ｓｉ基基板酸酸化ることによって、
その厚さが約２．２倍になることからフィ″−ルド酸化
ＩＩ！厚の半分程度の値にすることが素子表面の平坦化
のために望ｆしい。
次に第４図（ｄｌに示すように、第２のパッドＳｉＱ。
ｌｌ１１８１に：形成し、第４図（ｅｌのようにＣＶ
Ｄ法で第２の５ｉｓＮ、膜ｔ９ｙ徴着した後、ＲＩＥ法
によって第２のＳｉ、Ｎ、膜１９をエツチングする。こ
の時ＲＩＥ法は指向性の強いエツチング法であるため、
溝１７の側壁の第２のＳｉ、Ｎ、１Ｉ１９はそのまま残
りかつ素子領域２０上の第１の５ｉｌＮ、膜１５も残る
。１１１７の底だけが５ｉｌＮ、膜がない構造となる。
Ｄ法で第２の５ｉｓＮ、膜ｔ９ｙ徴着した後、ＲＩＥ法
によって第２のＳｉ、Ｎ、膜１９をエツチングする。こ
の時ＲＩＥ法は指向性の強いエツチング法であるため、
溝１７の側壁の第２のＳｉ、Ｎ、１Ｉ１９はそのまま残
りかつ素子領域２０上の第１の５ｉｌＮ、膜１５も残る
。１１１７の底だけが５ｉｌＮ、膜がない構造となる。
その後第４図（ｇｌのように５ｉｌＮ、膜１５及び１９
’Ｙマスクとして選択酸化してフィールド酸化膜２１を
生成する。その後第４図１ｈｌのように表面のＳｉ、Ｎ
４膜１５及び１９の一部とバッドＳ ｉＱ、膜１４にエ
ツチングすることにより、素子＠ｉ埴２０のＳｉ面Ｙｌ
Ｋ出せしめる。このようにて、素子の分＊領域を形成す
る。
’Ｙマスクとして選択酸化してフィールド酸化膜２１を
生成する。その後第４図１ｈｌのように表面のＳｉ、Ｎ
４膜１５及び１９の一部とバッドＳ ｉＱ、膜１４にエ
ツチングすることにより、素子＠ｉ埴２０のＳｉ面Ｙｌ
Ｋ出せしめる。このようにて、素子の分＊領域を形成す
る。
しかしながら、ＳＥＣ０Ｍ工程ではＳｌ、へ、膜１９と
フィールド５ｉ０１膜２１との境界面にへこみ２４がで
きる欠点がある。
フィールド５ｉ０１膜２１との境界面にへこみ２４がで
きる欠点がある。
バーズビーク発生を防止する他の例は、１９８１年発行
のＪ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 ８ｏｃ、の第１２
７巻第１１号の第２４６８頁に記載されている。この例
は第４図で説明したＳＥＣ０Ｍ方式とはぼ同様なプロセ
スであるが、第４図（Ｃ１のＳｉ基板１３のエツチング
時にパッドＳｉＱ、＄ｌ１１４１１用いて°アンダーカ
ットし、第５図（ａｌＫ示すようにバッド５１０宜膜１
４Ｙ、ｔ−バハング構造にすることと、第４図（ｄｌの
第２のパッドＳｉＱ、＄１８Ｙ生成しない点において、
ＳＥＣ０Ｍ方式と大きく異なっている。
のＪ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 ８ｏｃ、の第１２
７巻第１１号の第２４６８頁に記載されている。この例
は第４図で説明したＳＥＣ０Ｍ方式とはぼ同様なプロセ
スであるが、第４図（Ｃ１のＳｉ基板１３のエツチング
時にパッドＳｉＱ、＄ｌ１１４１１用いて°アンダーカ
ットし、第５図（ａｌＫ示すようにバッド５１０宜膜１
４Ｙ、ｔ−バハング構造にすることと、第４図（ｄｌの
第２のパッドＳｉＱ、＄１８Ｙ生成しない点において、
ＳＥＣ０Ｍ方式と大きく異なっている。
この方式では第５図（ａｌのような構造に形成した後、
フィールドＳｉｎｇ膜２１Ｙ生成するが、第１のバッド
５ｉＱ１膜１４の膜厚によって形状が異なる。第１のバ
ッド８ｉ０．膜１４が３０ｎｍの場合第５図（ｂｌのよ
うに、また、第１の５ｉＯ１膜がない場合、＠５図（Ｃ
１のようになる。いずれの場合も第２のＳｉ、Ｎ４＠１
９の車側に酸化膜が生成され、第２のＳｉ、Ｎ４膜１５
１１’ｆ形させる。そのため、フィールド酸化膜２１が
横方向に拡がりＬ Ｏ（、’ ＯＳのバーズビークと同
様集積度向上の妨げとなる。また第５図（ｂｌのように
バッドＳｉ□、膜１４があると明らかにバーズビーク７
の発生が蛯められる。
フィールドＳｉｎｇ膜２１Ｙ生成するが、第１のバッド
５ｉＱ１膜１４の膜厚によって形状が異なる。第１のバ
ッド８ｉ０．膜１４が３０ｎｍの場合第５図（ｂｌのよ
うに、また、第１の５ｉＯ１膜がない場合、＠５図（Ｃ
１のようになる。いずれの場合も第２のＳｉ、Ｎ４＠１
９の車側に酸化膜が生成され、第２のＳｉ、Ｎ４膜１５
１１’ｆ形させる。そのため、フィールド酸化膜２１が
横方向に拡がりＬ Ｏ（、’ ＯＳのバーズビークと同
様集積度向上の妨げとなる。また第５図（ｂｌのように
バッドＳｉ□、膜１４があると明らかにバーズビーク７
の発生が蛯められる。
俊−）て、本発明の目的は上記のような高集積化の妨げ
となるバーズビークやフィールドＳｉＱ、膜の横方内拡
がりの発生ン無＜シ、かつ、素子ｆＩｌｔ１！と素子量
分Ｓ領域表面Ｙ平坦化することと、フィールドＳｊＯ＊
Ｉｋ牛成温度も比較的広い範囲で使用できるような新措
・素子間分離法ケ提案することにある。
となるバーズビークやフィールドＳｉＱ、膜の横方内拡
がりの発生ン無＜シ、かつ、素子ｆＩｌｔ１！と素子量
分Ｓ領域表面Ｙ平坦化することと、フィールドＳｊＯ＊
Ｉｋ牛成温度も比較的広い範囲で使用できるような新措
・素子間分離法ケ提案することにある。
本発明の基本的構成は前述のＳ Ｅ ＣＯＭ工程におい
てフィールドＳ ｉＱ、膜生成前に８４４板が露出して
いる溝の底面のみに選択的に単結晶Ｓｉヌは多結晶Ｓｉ
、無定形Ｓｉ％成長せしめた後、Ｓ ｉｌ Ｎ、膜をマ
スクに成長せしめたＳｉ膜を選択的に酸化し、溝Ｙ：ｓ
ＩＯ，膜で埋めることにより素子間分離領域音形成する
ものである。
てフィールドＳ ｉＱ、膜生成前に８４４板が露出して
いる溝の底面のみに選択的に単結晶Ｓｉヌは多結晶Ｓｉ
、無定形Ｓｉ％成長せしめた後、Ｓ ｉｌ Ｎ、膜をマ
スクに成長せしめたＳｉ膜を選択的に酸化し、溝Ｙ：ｓ
ＩＯ，膜で埋めることにより素子間分離領域音形成する
ものである。
以下本発明を第６図に示す実施例に泊つ（説明する。例
は本発明ンＮ ｆ 今生ルＭＯ８ＩＣ又はｌ・５ｌｉＣ
適用した場合の一実施例における素子間分離工程ケ示す
ものである。第６図１８＋は＠４図（ｅｌＫおける第２
のＳｉ、Ｎ４膜１９’ｔ’被着した状態を示したもので
ここまではＳＥＣＯＭＴ、程と同じであるので、これま
での工程の説明は省略する。その後、第６図（ｂｌに示
すようにＲＩＥ法で第２の５ｉｌＮ４膜１９と第２のバ
ッド５ｉＱ１膜１８馨エツチングすることによって溝１
７の側壁部を第２のＳｉ、Ｎ４膜１９で、素子領域２０
の上を第１のＳｉ３Ｎ、）１！１５で機い、溝１７の底
面だけかＳｉ基板１３が露出するようにする。モして畜
牛チ今ネル防止のためにボロンイオン４Ｙ第１のＳｉ、
Ｎ４膜１５と第１のバッド５ｉ０１１１１１４Ｙマスク
に、打込み高濃度領域５を形成する。その後、第６図（
Ｃ１に示すように、８４基＆１３が露出している溝１７
の底面のみに選択的に８４膜２２ｔ’ｇ長させる。Ｓｉ
Ｖ遺択的に成長させる方法としては一般的に云われてい
るＨＣＪガスを付加した選択エピタキシセル法や選択Ｃ
Ｖ Ｄ法を用いると良い。選択成長したＳｉｉｌ２Ｙ
Ｓ！ｍＮａ１ｌｌ ５＊ １９１１！：マスクに選択
的に酸化し、第６１１ｆｄ＋ノフイールドＳｉｎ、膜２
３を形成する。
は本発明ンＮ ｆ 今生ルＭＯ８ＩＣ又はｌ・５ｌｉＣ
適用した場合の一実施例における素子間分離工程ケ示す
ものである。第６図１８＋は＠４図（ｅｌＫおける第２
のＳｉ、Ｎ４膜１９’ｔ’被着した状態を示したもので
ここまではＳＥＣＯＭＴ、程と同じであるので、これま
での工程の説明は省略する。その後、第６図（ｂｌに示
すようにＲＩＥ法で第２の５ｉｌＮ４膜１９と第２のバ
ッド５ｉＱ１膜１８馨エツチングすることによって溝１
７の側壁部を第２のＳｉ、Ｎ４膜１９で、素子領域２０
の上を第１のＳｉ３Ｎ、）１！１５で機い、溝１７の底
面だけかＳｉ基板１３が露出するようにする。モして畜
牛チ今ネル防止のためにボロンイオン４Ｙ第１のＳｉ、
Ｎ４膜１５と第１のバッド５ｉ０１１１１１４Ｙマスク
に、打込み高濃度領域５を形成する。その後、第６図（
Ｃ１に示すように、８４基＆１３が露出している溝１７
の底面のみに選択的に８４膜２２ｔ’ｇ長させる。Ｓｉ
Ｖ遺択的に成長させる方法としては一般的に云われてい
るＨＣＪガスを付加した選択エピタキシセル法や選択Ｃ
Ｖ Ｄ法を用いると良い。選択成長したＳｉｉｌ２Ｙ
Ｓ！ｍＮａ１ｌｌ ５＊ １９１１！：マスクに選択
的に酸化し、第６１１ｆｄ＋ノフイールドＳｉｎ、膜２
３を形成する。
その後第６図＋ｅｌに不すように第１の５ｉｌＮ４膜１
５とｗＪｌのバッドＳｉｎ、膜１４Ｙ除去し、素子領域
２０の５ｉｆｉＹ露出せしむる。第６図（ｃｌにおいて
成長するζ・膜２２の膜厚はその５ｉｌｌＹｌｌ化した
後、第６図１８＋で集子領域２０のＳｉ面ケエッチング
技術によって露出させた時点で素子面が平坦化できる膜
厚に設定することができる。
５とｗＪｌのバッドＳｉｎ、膜１４Ｙ除去し、素子領域
２０の５ｉｆｉＹ露出せしむる。第６図（ｃｌにおいて
成長するζ・膜２２の膜厚はその５ｉｌｌＹｌｌ化した
後、第６図１８＋で集子領域２０のＳｉ面ケエッチング
技術によって露出させた時点で素子面が平坦化できる膜
厚に設定することができる。
また、前述したごとく本発明においては素子領域のＳｉ
表面と分離領域の５ｉＱｚ膜の表面が同一平面上にある
。すなわち完全に平坦化された構造となる。このため、
ゲート電極形成、配線形成等における断線を防止するこ
とができる長所を持っている。
表面と分離領域の５ｉＱｚ膜の表面が同一平面上にある
。すなわち完全に平坦化された構造となる。このため、
ゲート電極形成、配線形成等における断線を防止するこ
とができる長所を持っている。
また、フィールドＳｉＱ、膜は、側壁をＳｉ、Ｎ４膜で
柵われた溝の中に成長させた５ｉｌｌ″Ｉｈ：：酸化さ
せるため、Ｓｉ基板に対するストレスを小さくすること
ができ、その結果基板に発生する欠陥を防ぐことができ
る。かつ酸化温度Ｖｔｔは任意に選ぶことができる。
柵われた溝の中に成長させた５ｉｌｌ″Ｉｈ：：酸化さ
せるため、Ｓｉ基板に対するストレスを小さくすること
ができ、その結果基板に発生する欠陥を防ぐことができ
る。かつ酸化温度Ｖｔｔは任意に選ぶことができる。
なお、第４図の実施例はＮチャネルＭＯ８ＩＣ。
ＬＳＩについて述べたが本発明はＰｆ、ネルＭＯ８１（
？、ＬＳＩ、相補型ＭＯ８ＩＣ，ＬＳＩさらにバイポー
ラＩＣ，ＬＳＩにも適用可能であることは云うまでもな
い。。
？、ＬＳＩ、相補型ＭＯ８ＩＣ，ＬＳＩさらにバイポー
ラＩＣ，ＬＳＩにも適用可能であることは云うまでもな
い。。
第１図（ａ）〜第１図（ｅ）は従来からＭＯ８製造製造
１ｉｉで行なわれている素子間分離法の製造工程を示す
断面図、第２図は上記素子間分離法でＭＯ８Ｏ８素子数
作成時の斜視図、第３図（ａｔおよび第３図（ｂｌは上
記素子量分−法における素子領域の有効面積減少の様子
を示す断面図１．第４図ｔａ＋〜第４図（ｈｌは、従来
の素子間分離法の他の例（ＳＥＣＯＭ）の製造工程１ｊ
ｔ不す断面図、第５図（ａｌ〜第５図（Ｃ１は、さらに
従来の例な示す断面図、＃！６図（ａｌ〜第す図（ｅ）
は本発明の実施例によるＭＯＳＦＥＴの製造工程を示す
断面図、第７図は本発明に従って得られたＭＯＳＦＥＴ
の斜視図馨示すものである。 なお図面に用いられている符号において１．１３・・・
Ｓｉ基板、２，１４．１８・・・パッドＳｉＱ！膜、３
，１５．１９・・・ＳｊｌＮ４Ｍｌ１％ ４・・・ボ
ロンイオン、５・・・ポロンイオン打込みＭｌ、ｂ−２
１゜２３・・・フィールド８４０．［１，７・・・バー
ズビーク、８．２０・・・素子領域、９・・・グー）Ｓ
ｉＱ□膜、ｌＯ・・・ゲート電極、ｌｌ・・・ソース領
域、１２・・・ドレイン領域、１６・・・ホトレジスト
膜、１７・・・素子間分離領域の溝、２２・・・選択成
長したＳｉ膜、２４・・・フィールド５１０ｇ膜のへこ
みである。 代地人 弁理士 薄 １）利 声梵、第 １ 図 第 ２ 図 、／ ｌｌ 第 ３ 図 第 ４ 図 第 ４ 「２１ 第 ５ 図 ／グ 第 ６ 図 第 ７ 図
１ｉｉで行なわれている素子間分離法の製造工程を示す
断面図、第２図は上記素子間分離法でＭＯ８Ｏ８素子数
作成時の斜視図、第３図（ａｔおよび第３図（ｂｌは上
記素子量分−法における素子領域の有効面積減少の様子
を示す断面図１．第４図ｔａ＋〜第４図（ｈｌは、従来
の素子間分離法の他の例（ＳＥＣＯＭ）の製造工程１ｊ
ｔ不す断面図、第５図（ａｌ〜第５図（Ｃ１は、さらに
従来の例な示す断面図、＃！６図（ａｌ〜第す図（ｅ）
は本発明の実施例によるＭＯＳＦＥＴの製造工程を示す
断面図、第７図は本発明に従って得られたＭＯＳＦＥＴ
の斜視図馨示すものである。 なお図面に用いられている符号において１．１３・・・
Ｓｉ基板、２，１４．１８・・・パッドＳｉＱ！膜、３
，１５．１９・・・ＳｊｌＮ４Ｍｌ１％ ４・・・ボ
ロンイオン、５・・・ポロンイオン打込みＭｌ、ｂ−２
１゜２３・・・フィールド８４０．［１，７・・・バー
ズビーク、８．２０・・・素子領域、９・・・グー）Ｓ
ｉＱ□膜、ｌＯ・・・ゲート電極、ｌｌ・・・ソース領
域、１２・・・ドレイン領域、１６・・・ホトレジスト
膜、１７・・・素子間分離領域の溝、２２・・・選択成
長したＳｉ膜、２４・・・フィールド５１０ｇ膜のへこ
みである。 代地人 弁理士 薄 １）利 声梵、第 １ 図 第 ２ 図 、／ ｌｌ 第 ３ 図 第 ４ 図 第 ４ 「２１ 第 ５ 図 ／グ 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の１王面に第１の薄い絶縁膜とその上に
第１の耐酸化膜を形成し、これら腺に所定のバタンニン
グを行い、上記半導体基板までエツチング１行い、急峻
な立上がりを持った溝を形成する工程と、その上から第
２の耐酸化膜を形成し、その後、指向性の強いエツチン
グ法馨用いて溝底面のみの耐酸化膜を除去し上記半導体
主面ケ露比させ、上記溝側面に第２の耐酸化膜ヲーＦ記
半導体主面に第１の耐酸化膜を残す工程と、上記半導体
主面が露出している上記溝底面上にシリコン層Ｙ成長さ
せる工程と、上記耐酸化膜ｔマスクに上記成長させたシ
リコン層を選択的に酸化させる工程と、上記半導体主面
の第１の耐酸化膜と上記第１の薄い絶縁膜を除去するこ
とによって平坦な半導体工面ン作ること′ｆｔ％像とし
た半導体装置の製造方法。 ２、−Ｆ配成長させたシリコン膜を酸化した領域を票子
関分１１１１餉砿とし、それ以外の＠嫁を票子餉謔とし
て該素子領域中に回路素子を形成することを特徴とする
特許請求の範１２１１Ｉ＠１項記赦の半導体装置のｓｉ
造方法。 ３、上記シリコンの成長は選択的エピタキシセル法によ
ること１％像とする％ｌｔ！ｆｎ求の範囲第１項記叡の
半導体装置の製造方法。 ４ 上記シリコンの成長は、ＣＶ Ｄ法によることＹ：
咎像とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123982A JPS58169931A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123982A JPS58169931A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169931A true JPS58169931A (ja) | 1983-10-06 |
Family
ID=12881386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123982A Pending JPS58169931A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0243850A2 (en) * | 1986-04-29 | 1987-11-04 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
| JPH0533581U (ja) * | 1991-10-07 | 1993-04-30 | 松下電器産業株式会社 | 折り畳み回転装置 |
-
1982
- 1982-03-31 JP JP5123982A patent/JPS58169931A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0243850A2 (en) * | 1986-04-29 | 1987-11-04 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
| EP0243850A3 (en) * | 1986-04-29 | 1989-11-02 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
| JPH0533581U (ja) * | 1991-10-07 | 1993-04-30 | 松下電器産業株式会社 | 折り畳み回転装置 |
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