JPS62216246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23C16/04—Coating on selected surface areas, e.g. using masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体装置、特に素子分離用のＣｏ ＣＯＳ（
１，ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ）技術による選択酸化膜（フィールド酸化膜）を有
する半導体装置の製造方法に関するものである。
１，ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ）技術による選択酸化膜（フィールド酸化膜）を有
する半導体装置の製造方法に関するものである。
口、従来技術
従来、半導体Ｉ Ｃ（Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃ
ｕｉｔ）における素子分離技術として、ＬＯＣＯ３法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールド５ＩＯｔ膜を形成する。
ｕｉｔ）における素子分離技術として、ＬＯＣＯ３法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールド５ＩＯｔ膜を形成する。
即ち、第６図（Ａ）に示すように、まず半導体基板（シ
リコンウェハ）１の一上面に熱酸化により５ｉｆｔ膜２
を成長させ、更にこの上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によってＳｉ３
Ｎ４膜３を形成する。
リコンウェハ）１の一上面に熱酸化により５ｉｆｔ膜２
を成長させ、更にこの上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によってＳｉ３
Ｎ４膜３を形成する。
次いで、第６図（Ｅ３）のように、所定パターンのフォ
トレジスト（図示せず）をマスクとしてドライエツチン
グによって上記Ｓｉｎ、膜２及び５ｔ３Ｎ４膜３を同一
位置にて部分的にエツチング除去し、開口４を形成する
。そして、この間口４の領域のみに（レジスト膜をマス
クとして）チャネルストッパ用のボロンイオンビーム５
をイオン注入し、ボロン打込み層６を形成する。
トレジスト（図示せず）をマスクとしてドライエツチン
グによって上記Ｓｉｎ、膜２及び５ｔ３Ｎ４膜３を同一
位置にて部分的にエツチング除去し、開口４を形成する
。そして、この間口４の領域のみに（レジスト膜をマス
クとして）チャネルストッパ用のボロンイオンビーム５
をイオン注入し、ボロン打込み層６を形成する。
次いで、上記フォトレジストを除去した後、長時間の熱
酸化によって、第６図（Ｆ）のように開口４下の基板１
の表面を選択酸化し、素子分離用のフィールド５ｉｎ２
膜７を形成する。
酸化によって、第６図（Ｆ）のように開口４下の基板１
の表面を選択酸化し、素子分離用のフィールド５ｉｎ２
膜７を形成する。
こうしたｒ、 ｏ ｃ ｏ ｓ法による素子分離は一般
に採用されている技術であるが、形成されたフィールド
Ｓｉｎ、膜７にはいわゆるバーズビーク（ｂｉｒｄ’５
ｂｅａｋ） ８が生じて横方向への拡がりが不可避的
に生じ、このためにフィールドＳｉＯ□膜７の幅Ｗ２が
設計幅よりも必要以上に大きくなってしまう。
に採用されている技術であるが、形成されたフィールド
Ｓｉｎ、膜７にはいわゆるバーズビーク（ｂｉｒｄ’５
ｂｅａｋ） ８が生じて横方向への拡がりが不可避的
に生じ、このためにフィールドＳｉＯ□膜７の幅Ｗ２が
設計幅よりも必要以上に大きくなってしまう。
これは、素子領域を狭めることになるので、予め上記バ
ースビーク８の分を考慮して素子領域を広めに設計して
おく必要があり、素子の高集積化に伴って微細化の妨げ
となっている。例えば素子としてメモリセルを構成する
場合、セル面積が上記の理由で小さくなるので、セル容
量を高めるのにゲート酸化膜を薄くしたり、縦型キャパ
シタ技術を採用するという特殊な方策を講しることが必
要な場合がある。
ースビーク８の分を考慮して素子領域を広めに設計して
おく必要があり、素子の高集積化に伴って微細化の妨げ
となっている。例えば素子としてメモリセルを構成する
場合、セル面積が上記の理由で小さくなるので、セル容
量を高めるのにゲート酸化膜を薄くしたり、縦型キャパ
シタ技術を採用するという特殊な方策を講しることが必
要な場合がある。
一方、上記の如きバースビーク８を発生させない素子分
離技術として、ＳＷＡＭ Ｔ （Ｓｉｄｅ Ｗａｌｌ
Ｍａｓｋｅｄ Ｉ ５ｏｌａｔｉｏｎ）法等が提案され
ている。しかしこれらの方法はいずれも、工程数が１、
ｏｃｏｓ法に比べて大幅に増え（ＳＷＡＭＩ法では実際
には少なくとも６エ程も増える。）、かつ工程が複雑化
してコスト、歩留等の点で極めて不利である。
離技術として、ＳＷＡＭ Ｔ （Ｓｉｄｅ Ｗａｌｌ
Ｍａｓｋｅｄ Ｉ ５ｏｌａｔｉｏｎ）法等が提案され
ている。しかしこれらの方法はいずれも、工程数が１、
ｏｃｏｓ法に比べて大幅に増え（ＳＷＡＭＩ法では実際
には少なくとも６エ程も増える。）、かつ工程が複雑化
してコスト、歩留等の点で極めて不利である。
しかも、ＳＷＡＭＩ法では、耐酸化マスクである側方の
Ｓｉ、Ｎ、膜の膜厚（特に幅）を再現性良く確保し難い
ので、その確保のためには工程数を増やさざるを得ない
。
Ｓｉ、Ｎ、膜の膜厚（特に幅）を再現性良く確保し難い
ので、その確保のためには工程数を増やさざるを得ない
。
ハ１発明の目的
本発明の目的は、従来の工程に工程数を僅かに増やすだ
けで、上述した如きバーズビークの発生を効果的に抑え
、高集積化に伴う微細化用の素子分離を十二分に可能と
する方法を提供することにある。
けで、上述した如きバーズビークの発生を効果的に抑え
、高集積化に伴う微細化用の素子分離を十二分に可能と
する方法を提供することにある。
二６発明の構成
即ち、本発明は半導体基体の一主面上に、酸化物層と耐
酸化性（特に水蒸気やＯＸ等の酸化剤の作用を阻止する
性質）及び耐熱性のある第１のマスク材料層とを順次積
層する工程と：これら両層を同一位置で夫々部分的に除
去して、前記半導体基体を露出させる開口を形成する工
程と：前記酸化物層のうち前記開口に隣接する部分のみ
を選択的に除去する工程と；次いで、この選択的除去位
置及び前記開口に露出した前記半導体基体の表面上に、
耐酸化性及び耐熱性のある第２のマスク材料層を被着す
る工程と；次いで、この第２のマスク材料層のうち、前
記開口に存在する部分は除去しかつ前記選択的除去位置
に存在する部分を残す工程と；次いで、この残された第
２のマスク材料層及び前記第１のマスク材料層をマスク
として前記半導体基体の表面を選択酸化する工程とを有
する、半導体装置の製造方法に係るものである。
酸化性（特に水蒸気やＯＸ等の酸化剤の作用を阻止する
性質）及び耐熱性のある第１のマスク材料層とを順次積
層する工程と：これら両層を同一位置で夫々部分的に除
去して、前記半導体基体を露出させる開口を形成する工
程と：前記酸化物層のうち前記開口に隣接する部分のみ
を選択的に除去する工程と；次いで、この選択的除去位
置及び前記開口に露出した前記半導体基体の表面上に、
耐酸化性及び耐熱性のある第２のマスク材料層を被着す
る工程と；次いで、この第２のマスク材料層のうち、前
記開口に存在する部分は除去しかつ前記選択的除去位置
に存在する部分を残す工程と；次いで、この残された第
２のマスク材料層及び前記第１のマスク材料層をマスク
として前記半導体基体の表面を選択酸化する工程とを有
する、半導体装置の製造方法に係るものである。
ホ、実施例
以下、本発明の実施例を図面について詳細に説明する。
本実施例による方法を第１図について説明すると、まず
第１図（Ａ）のように、シリコン基板１の一主面に、熱
酸化によりｓｔｏｗ膜２を所定厚さに形成し、更にこの
上に第１のｓ ＋ ３Ｎａ Ｈ３をＣＶＤにより所定厚
さに析出させる。
第１図（Ａ）のように、シリコン基板１の一主面に、熱
酸化によりｓｔｏｗ膜２を所定厚さに形成し、更にこの
上に第１のｓ ＋ ３Ｎａ Ｈ３をＣＶＤにより所定厚
さに析出させる。
次に、フォトレジストをマスクとして下地のＳｉ、Ｎ、
膜３を第１図（Ｂ）のようにドライエツチングし、更に
そのままＳｉｎ、膜２もドライエツチングする。これに
よって、基板１を露出させる開口１４を形成する。続い
て、この間口１４を通してチャネルストッパ用のボロン
イオンビーム５を注入し、基板１にボロン６を打込む。
膜３を第１図（Ｂ）のようにドライエツチングし、更に
そのままＳｉｎ、膜２もドライエツチングする。これに
よって、基板１を露出させる開口１４を形成する。続い
て、この間口１４を通してチャネルストッパ用のボロン
イオンビーム５を注入し、基板１にボロン６を打込む。
次いで、例えば５％）（Ｆで短時間、ウェットエツチン
グを軽く行い、第１図（Ｃ）のように５ｌｘＮａ膜３を
マスクとして、開口１４の隣接域の５ｉＯＺ膜２を制御
された量だけエツチング（オーバーエツチング）する。
グを軽く行い、第１図（Ｃ）のように５ｌｘＮａ膜３を
マスクとして、開口１４の隣接域の５ｉＯＺ膜２を制御
された量だけエツチング（オーバーエツチング）する。
これによって、開口１４の周辺に、ｓｔｏｗ膜２の選択
的除去域１０に突出したＳｉ３Ｎ４の庇（ひさし）部１
１を形成する。このウェットエチングはドライエツチン
グに比べて基板に対しダメージを与えることが少ないの
で、望ましいエツチング方法である。
的除去域１０に突出したＳｉ３Ｎ４の庇（ひさし）部１
１を形成する。このウェットエチングはドライエツチン
グに比べて基板に対しダメージを与えることが少ないの
で、望ましいエツチング方法である。
次いで第１図（Ｄ）のように、ＣＶＤにより第２のＳｉ
、Ｎ、膜１３を厚さ５００人程度に全面に析出させる。
、Ｎ、膜１３を厚さ５００人程度に全面に析出させる。
このＳｉ３Ｎ、膜１３は、開口１４下の基板１上のみな
らず、Ｓｉ３Ｎ４庇部１１下にも均一に析出し、上記し
たＳｉｎｇ選択的除去域１０を完全に埋め尽す。
らず、Ｓｉ３Ｎ４庇部１１下にも均一に析出し、上記し
たＳｉｎｇ選択的除去域１０を完全に埋め尽す。
次いで公知のエッチバック（ｅｔｃｈ ｂａｃｋ）によ
り、第１図（Ｅ）のように、Ｓｉ３Ｎ４膜１３を一様に
エツチングして５ｉｓＮ４庇部１１直下にのみ５ｉｓＮ
４１３を残す。
り、第１図（Ｅ）のように、Ｓｉ３Ｎ４膜１３を一様に
エツチングして５ｉｓＮ４庇部１１直下にのみ５ｉｓＮ
４１３を残す。
次いでＳｉ、Ｎ、膜３及び１３をマスクとして長時間、
熱酸化することによって、第１図（Ｆ）のようにフィー
ルドＳｉｎ、膜１７を厚さ６５００人に成長させる。こ
のフィールドＳｉ０ｇ膜１７によって、素子領域間がチ
ャネルストッパ６の存在札 と相俟って良好に分離さＩる。
熱酸化することによって、第１図（Ｆ）のようにフィー
ルドＳｉｎ、膜１７を厚さ６５００人に成長させる。こ
のフィールドＳｉ０ｇ膜１７によって、素子領域間がチ
ャネルストッパ６の存在札 と相俟って良好に分離さＩる。
そして更に、Ｓｔ、Ｎ、膜３及び１３、ＳｉＯ□膜２を
エツチングで夫々除去してから、改めて基板１を再酸化
してゲー）Ｓｉ０２膜（図示せず）を成長させ、しかる
後は公知の工程を経て目的とする各素子を形成する。
エツチングで夫々除去してから、改めて基板１を再酸化
してゲー）Ｓｉ０２膜（図示せず）を成長させ、しかる
後は公知の工程を経て目的とする各素子を形成する。
上記に説明したように、本実施例の方法は変形ＬＯＧＯ
３（Ｍｏｄｉｆｉｅｄ ＬＯＣＯ３）とみなされるが、
この方法によれば、第１図（Ｅ）の工程によって、選択
酸化されるべき領域の周囲において基板１の表面が第２
の５ｉｚＮａ膜１３で覆われ、しかもこのＳｉ、Ｎ４膜
１３は第１のＳｉ３Ｎ４膜３と上下に連設されているの
で、次の第１図（Ｆ）の選択酸化時に、基板１の酸化さ
れるべき領域以外が完全にＳｔ、Ｎ、膜によって覆われ
ることによって、そこへの酸化剤（例えばＨ２Ｏ，０□
）の浸透等がない。この結果、基板１の表面が不必要に
酸化されることはないので、フィールドＳｉＯ□膜１７
には既述した如きバーズビークが殆んど発生せず、第１
図（日）において開口１４を形成するのに用いたレジス
トパターンにほぼ同じサイズのフィールドＳ１０□膜１
７ （換言すれば、素子領域）を形成することができる
。このため、得られたフィールド５ｉ０２膜１７の幅Ｗ
。
３（Ｍｏｄｉｆｉｅｄ ＬＯＣＯ３）とみなされるが、
この方法によれば、第１図（Ｅ）の工程によって、選択
酸化されるべき領域の周囲において基板１の表面が第２
の５ｉｚＮａ膜１３で覆われ、しかもこのＳｉ、Ｎ４膜
１３は第１のＳｉ３Ｎ４膜３と上下に連設されているの
で、次の第１図（Ｆ）の選択酸化時に、基板１の酸化さ
れるべき領域以外が完全にＳｔ、Ｎ、膜によって覆われ
ることによって、そこへの酸化剤（例えばＨ２Ｏ，０□
）の浸透等がない。この結果、基板１の表面が不必要に
酸化されることはないので、フィールドＳｉＯ□膜１７
には既述した如きバーズビークが殆んど発生せず、第１
図（日）において開口１４を形成するのに用いたレジス
トパターンにほぼ同じサイズのフィールドＳ１０□膜１
７ （換言すれば、素子領域）を形成することができる
。このため、得られたフィールド５ｉ０２膜１７の幅Ｗ
。
が第６図（Ｆ）に示した従来のＷ２よりも大幅に狭くな
る。これは、従来法においては第６図（Ｅｌ）の段階で
Ｓｉ３Ｎ４膜３直下に存在するＳｔｏｗ膜２を通して外
部から酸化剤が侵入し、基板１の表面が不必要に酸化さ
れてバーズビーク７が生じるのに対し、本実施例では第
２のＳｉ３Ｎ４膜１３によって上記酸化剤の侵入を効果
的に防止できるからである。
る。これは、従来法においては第６図（Ｅｌ）の段階で
Ｓｉ３Ｎ４膜３直下に存在するＳｔｏｗ膜２を通して外
部から酸化剤が侵入し、基板１の表面が不必要に酸化さ
れてバーズビーク７が生じるのに対し、本実施例では第
２のＳｉ３Ｎ４膜１３によって上記酸化剤の侵入を効果
的に防止できるからである。
また、本実施例の方法では、第１図（Ｃ）の段階でエツ
チング条件をコントロールしさえすれば、Ｓｉ、Ｎ、庇
部１１の幅、或いはＳＩＯ□膜２のオーバエッチ量を設
計通りにすることができるので、第１図（Ｅ）に示すエ
ッチバンク後の第２のＳｉ、Ｎ、膜１３の幅を再現性良
く確保でき、フィールドＳｉｎ、膜１７の幅Ｗ１又は素
子領域の幅ｄ、を正確に再現することができる。しかも
この場合、第２の５ｉｓＮｎ膜１３自体は、上記庇部１
１下にＳｉ３Ｎ、を詰めるということでよいために薄い
膜厚で十分であるから、次のエッチバンクによる不要部
分の除去が容易となり、残すべき５ｊ３Ｎ４１３の幅を
再現性良く確保することができる。第２図には、本実施
例の方法で得られたフィールドＳｉｎ、膜１７を実際に
顕微鏡写真から忠実に作図した要部断面（１３，０００
倍）を示している。これに対し、第７図は既述した従来
法で得られた同様の要部断面を示すが、フィールドＳｉ
Ｏ□膜７のバーズビーク８によってその幅Ｗ。
チング条件をコントロールしさえすれば、Ｓｉ、Ｎ、庇
部１１の幅、或いはＳＩＯ□膜２のオーバエッチ量を設
計通りにすることができるので、第１図（Ｅ）に示すエ
ッチバンク後の第２のＳｉ、Ｎ、膜１３の幅を再現性良
く確保でき、フィールドＳｉｎ、膜１７の幅Ｗ１又は素
子領域の幅ｄ、を正確に再現することができる。しかも
この場合、第２の５ｉｓＮｎ膜１３自体は、上記庇部１
１下にＳｉ３Ｎ、を詰めるということでよいために薄い
膜厚で十分であるから、次のエッチバンクによる不要部
分の除去が容易となり、残すべき５ｊ３Ｎ４１３の幅を
再現性良く確保することができる。第２図には、本実施
例の方法で得られたフィールドＳｉｎ、膜１７を実際に
顕微鏡写真から忠実に作図した要部断面（１３，０００
倍）を示している。これに対し、第７図は既述した従来
法で得られた同様の要部断面を示すが、フィールドＳｉ
Ｏ□膜７のバーズビーク８によってその幅Ｗ。
が大幅に大きくなり、このために素子領域の幅ｄ２が本
実施例のｄｌに比べて約１μｍも狭くなっている。即ち
、これは、素子領域の面積に換算したときに本実施例の
面積は従来のものの例えば約１．３５倍にもなる。
実施例のｄｌに比べて約１μｍも狭くなっている。即ち
、これは、素子領域の面積に換算したときに本実施例の
面積は従来のものの例えば約１．３５倍にもなる。
このように、本実施例の方法で得られる半導体ＩＣは、
素子領域の面積を設針通り十二分に確保できるため、高
集積化の要求に沿った微細パターン化を実現することが
できる。しかも、これを新しい技術の導入なしに単に従
来法に対し３工程を付加するのみで達成しているので、
作業性の低下はあまりなく、コストや歩留も良好な範囲
に保持できる。
素子領域の面積を設針通り十二分に確保できるため、高
集積化の要求に沿った微細パターン化を実現することが
できる。しかも、これを新しい技術の導入なしに単に従
来法に対し３工程を付加するのみで達成しているので、
作業性の低下はあまりなく、コストや歩留も良好な範囲
に保持できる。
なお、第２図に示した試料については、更に次のような
良好な結果が得られている。まず、ゲート耐圧の測定結
果は第３図の従来例との差異はないが、シュメールエッ
チ（弗酸とクロム酸との混液を使用して結晶内の欠陥を
選択的にエツチングする方法）によっても結晶欠陥は確
認されなかった。また、素子間の分離はほぼ従来並みで
問題はない。更に、第２図の例において、フィールド５
ｉｆｔ膜にはバーズビークの如きテーパー形状が存在し
ないので、酸化やエツチングを行ってもフィールドＳｉ
ｎ、膜自体の形状や面積の変化が大幅に少なくなること
も確認された。
良好な結果が得られている。まず、ゲート耐圧の測定結
果は第３図の従来例との差異はないが、シュメールエッ
チ（弗酸とクロム酸との混液を使用して結晶内の欠陥を
選択的にエツチングする方法）によっても結晶欠陥は確
認されなかった。また、素子間の分離はほぼ従来並みで
問題はない。更に、第２図の例において、フィールド５
ｉｆｔ膜にはバーズビークの如きテーパー形状が存在し
ないので、酸化やエツチングを行ってもフィールドＳｉ
ｎ、膜自体の形状や面積の変化が大幅に少なくなること
も確認された。
第３図〜第５図には、本実施例による方法を適用したダ
イナミックＲＡ Ｍ （ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）を示している。
イナミックＲＡ Ｍ （ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）を示している。
このＲＡＭでは、Ｐ型シリコン基板１の一主面において
、上述した如くにして形成したフィールドｓ＋ｏｚｌＩ
Ｈ？（バーズビークなし）によって各メモリセル間が素
子分離されている。個々のメモリセルは、基板１に拡散
形成されたＮ゛型のデータ線りとＡＩ！からなるワード
線Ｗとに夫々接続されるが、セル内の蓄積容量Ｃ３はゲ
ート酸化膜２２上の１層目のポリシリコン層２０をブレ
ート電極とすることによって構成される。また、トラン
ジスタＱは、ゲート酸化膜２２上の２層目のポリシリコ
ン層２１をゲート電極として構成されるが、このゲート
電極は更にワード線Ｗに接続される。
、上述した如くにして形成したフィールドｓ＋ｏｚｌＩ
Ｈ？（バーズビークなし）によって各メモリセル間が素
子分離されている。個々のメモリセルは、基板１に拡散
形成されたＮ゛型のデータ線りとＡＩ！からなるワード
線Ｗとに夫々接続されるが、セル内の蓄積容量Ｃ３はゲ
ート酸化膜２２上の１層目のポリシリコン層２０をブレ
ート電極とすることによって構成される。また、トラン
ジスタＱは、ゲート酸化膜２２上の２層目のポリシリコ
ン層２１をゲート電極として構成されるが、このゲート
電極は更にワード線Ｗに接続される。
本実施例の変形ＬＯＧＯ３によって、上記ＲＡＭのセル
面積を高集積度にも拘らず十分に確保できるので、大き
なセル容量を実現でき、２５６キロビツト用は勿論、１
メガ又は４メガビツトのダイナミックＲＡＭにも適用可
能である。特に、ゲート酸化膜を薄＜シたり、或いは縦
型キャパシタ等の特殊な方策を講じなくても、十分なセ
ル容量を実現できる。
面積を高集積度にも拘らず十分に確保できるので、大き
なセル容量を実現でき、２５６キロビツト用は勿論、１
メガ又は４メガビツトのダイナミックＲＡＭにも適用可
能である。特に、ゲート酸化膜を薄＜シたり、或いは縦
型キャパシタ等の特殊な方策を講じなくても、十分なセ
ル容量を実現できる。
以上、本発明を例示したが、上述の実施例は本Ｌ１１ノ
発明の技術的思想に基いて更に変形が可能である。
例えば、上述の酸化膜やＳｉ３Ｎ４膜の形成方法、エツ
チング方法は種々変更してよく、熱酸化法に代えてＣＶ
Ｄを適用したり、ウェットエツチング及びドライエツチ
ングを選択して採用する等の変更が可能である。また、
各層の材質、素子構造、半導体領域の導電型等も上述し
たものに限定されることはない。また、製造工程上、例
えば第１図（Ｃ）のオーバーエツチングは、５ｉｚＮ４
膜３のバターニング（エツチング）時のクリーニングと
同時に行うことができる。即ち、そのクリーニングはＨ
Ｆによるウェットエツチングであるため、このときに下
地の５ｌｏｔ膜２もエツチングされ、第１図（Ｂ）の状
態から第１図（Ｃ）の状態へと一挙に移行させることが
できる。従ってこの場合は、工程数カ月つ減る（ＩＴＩ
ち、第１図においては５工程ですみ、従来法に比べて２
工程増えるのみ）ことになる。なお、本発明は、フィー
ルド酸化膜を有する上記以外の種々の半導体デバイスに
適用することができる。
チング方法は種々変更してよく、熱酸化法に代えてＣＶ
Ｄを適用したり、ウェットエツチング及びドライエツチ
ングを選択して採用する等の変更が可能である。また、
各層の材質、素子構造、半導体領域の導電型等も上述し
たものに限定されることはない。また、製造工程上、例
えば第１図（Ｃ）のオーバーエツチングは、５ｉｚＮ４
膜３のバターニング（エツチング）時のクリーニングと
同時に行うことができる。即ち、そのクリーニングはＨ
Ｆによるウェットエツチングであるため、このときに下
地の５ｌｏｔ膜２もエツチングされ、第１図（Ｂ）の状
態から第１図（Ｃ）の状態へと一挙に移行させることが
できる。従ってこの場合は、工程数カ月つ減る（ＩＴＩ
ち、第１図においては５工程ですみ、従来法に比べて２
工程増えるのみ）ことになる。なお、本発明は、フィー
ルド酸化膜を有する上記以外の種々の半導体デバイスに
適用することができる。
へ０発明の作用効果
本発明は上述の如く、酸化物層と第１のマスク材料層と
を同一位置で部分的に除去し、更にこの除去域に隣接し
た酸化物部分を除去し、この除去部分を含めて第２のマ
スク材料層を被着した後、同部分にのみ第２のマスク材
料層を残した状態で選択酸化を行っているので、上記の
各マスク材料層の存在で酸化剤の浸透等を防止して不必
要な酸化（バーズビーク）をなくし、素子領域の面積を
設計通りに十二分に確保でき、このため、高集積化の要
求に沿った微細パターン化を実現することができる。し
かも、これを新しい技術の導入なしに単に従来法に対し
僅かに工程を付加するのみで達成しているので、作業性
の低下はあまりなく、コストや歩留も良好な範囲に保持
できる。
を同一位置で部分的に除去し、更にこの除去域に隣接し
た酸化物部分を除去し、この除去部分を含めて第２のマ
スク材料層を被着した後、同部分にのみ第２のマスク材
料層を残した状態で選択酸化を行っているので、上記の
各マスク材料層の存在で酸化剤の浸透等を防止して不必
要な酸化（バーズビーク）をなくし、素子領域の面積を
設計通りに十二分に確保でき、このため、高集積化の要
求に沿った微細パターン化を実現することができる。し
かも、これを新しい技術の導入なしに単に従来法に対し
僅かに工程を付加するのみで達成しているので、作業性
の低下はあまりなく、コストや歩留も良好な範囲に保持
できる。
第１図〜第５図は本発明を例示的に説明するものであっ
て、 第１図（Ａ）、（日）、（Ｃ）、＜Ｄ）、（Ｅ）（Ｆ）
はフィールド酸化膜を含む半導体装！の製造方法の主要
段階を示す断面図、 第２図は実際の素子領域及びその付近の断面図、第３図
はグイナミソクＲＡＭのメモリセル領域の概略平面図、 第４図は第３図のｒＶ−ＩＶ線断面図、第５図は同メモ
リセルの等価回路図 である。 第６図（Ａ）、（Ｂ）、（Ｆ）はフィールド酸化膜を含
む半導体装置の製造方法の主要段階を示す断面図、第７
図は実際の素子領域及びその付近の断面図 である。 なお、図面に示す符号において、 １−−−−・−・−半導体基板 ２．２２〜−−一−−−−−−・−酸化膜３−−−−−
−〜−−−（第１の）Ｓ１３Ｎ４膜７、＋ ７−−−−
〜−−−−−−−フィールドＳｉＯ□膜８−〜−−−−
−−−−−−バーズビーク１０−−−−＝−−−−−−
オーバーエッチ部分＋ １−−−−−−−−−一庇部 ＋ ４−−−−−−一開口 ２０．２１−−一一一−−−・・・ ポリシリコン層Ｗ
−−−−−−−−−ワード線 Ｄ−−−−−−−−−データ線 ｏ −−−−−−−−−−スイッチングトランジスタＣ
，−−−−−−−−−−−一蓄積容量である。 代理人 弁理士 逢 坂 宏 ｒつ 昧 区 区 寸 ０ 派 派 （命令）手続ネ甫正書（方式） 昭和６１年６月１ｇ日 １、事件の表示 昭和６１年 特許願第６０４２１号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区北青山３丁目６番１２号青山富士ビ
ル名 称 日本テキサス・インスッルメンツ株式会社４
、代理人 住 所 東京都立川市柴崎町２−４−１１ ＰＩＮ［！
ビル昭和６１年５月２７日 ６、補正の対象 明細書の図面の簡単な説明の欄、及び図面の第６図（１
１、明細書箱１５頁８行目のｒ （Ｆ）Ｊをｒ （Ｃ）
Ｊと訂正します。 （２）、願書に添付した図面のうち、第６図を別紙の通
りに訂正します。 一以 上−
て、 第１図（Ａ）、（日）、（Ｃ）、＜Ｄ）、（Ｅ）（Ｆ）
はフィールド酸化膜を含む半導体装！の製造方法の主要
段階を示す断面図、 第２図は実際の素子領域及びその付近の断面図、第３図
はグイナミソクＲＡＭのメモリセル領域の概略平面図、 第４図は第３図のｒＶ−ＩＶ線断面図、第５図は同メモ
リセルの等価回路図 である。 第６図（Ａ）、（Ｂ）、（Ｆ）はフィールド酸化膜を含
む半導体装置の製造方法の主要段階を示す断面図、第７
図は実際の素子領域及びその付近の断面図 である。 なお、図面に示す符号において、 １−−−−・−・−半導体基板 ２．２２〜−−一−−−−−−・−酸化膜３−−−−−
−〜−−−（第１の）Ｓ１３Ｎ４膜７、＋ ７−−−−
〜−−−−−−−フィールドＳｉＯ□膜８−〜−−−−
−−−−−−バーズビーク１０−−−−＝−−−−−−
オーバーエッチ部分＋ １−−−−−−−−−一庇部 ＋ ４−−−−−−一開口 ２０．２１−−一一一−−−・・・ ポリシリコン層Ｗ
−−−−−−−−−ワード線 Ｄ−−−−−−−−−データ線 ｏ −−−−−−−−−−スイッチングトランジスタＣ
，−−−−−−−−−−−一蓄積容量である。 代理人 弁理士 逢 坂 宏 ｒつ 昧 区 区 寸 ０ 派 派 （命令）手続ネ甫正書（方式） 昭和６１年６月１ｇ日 １、事件の表示 昭和６１年 特許願第６０４２１号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区北青山３丁目６番１２号青山富士ビ
ル名 称 日本テキサス・インスッルメンツ株式会社４
、代理人 住 所 東京都立川市柴崎町２−４−１１ ＰＩＮ［！
ビル昭和６１年５月２７日 ６、補正の対象 明細書の図面の簡単な説明の欄、及び図面の第６図（１
１、明細書箱１５頁８行目のｒ （Ｆ）Ｊをｒ （Ｃ）
Ｊと訂正します。 （２）、願書に添付した図面のうち、第６図を別紙の通
りに訂正します。 一以 上−
Claims (1)
- １、半導体基体の一主面上に、酸化物層と耐酸化性及び
耐熱性のある第１のマスク材料層とを順次積層する工程
と；これら両層を同一位置で夫々部分的に除去して、前
記半導体基体を露出させる開口を形成する工程と；前記
酸化物層のうち前記開口に隣接する部分のみを選択的に
除去する工程と；次いで、この選択的除去位置及び前記
開口に露出した前記半導体基体の表面上に、耐酸化性及
び耐熱性のある第２のマスク材料層を被着する工程と；
次いで、この第２のマスク材料層のうち、前記開口に存
在する部分は除去しかつ前記選択的除去位置に存在する
部分を残す工程と；次いで、この残された第２のマスク
材料層及び前記第１のマスク材料層をマスクとして前記
半導体基体の表面を選択酸化する工程とを有する、半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060421A JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
| US07/024,238 US4708768A (en) | 1986-03-17 | 1987-03-10 | Semiconductor device fabrication process |
| KR1019870002334A KR950005459B1 (ko) | 1986-03-17 | 1987-03-16 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060421A JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216246A true JPS62216246A (ja) | 1987-09-22 |
Family
ID=13141725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060421A Pending JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4708768A (ja) |
| JP (1) | JPS62216246A (ja) |
| KR (1) | KR950005459B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518418A1 (en) * | 1991-06-10 | 1992-12-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device whereby field oxide regions are formed in a surface of a silicon body through oxidation |
| JPH06216120A (ja) * | 1992-12-03 | 1994-08-05 | Motorola Inc | 集積回路の電気的分離構造の形成方法 |
| US5236862A (en) * | 1992-12-03 | 1993-08-17 | Motorola, Inc. | Method of forming oxide isolation |
| FR2752644B1 (fr) * | 1996-08-21 | 1998-10-02 | Commissariat Energie Atomique | Procede de realisation d'un transistor a contacts auto-alignes |
| KR100232899B1 (ko) * | 1997-06-02 | 1999-12-01 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| TW536817B (en) * | 2002-04-08 | 2003-06-11 | Macronix Int Co Ltd | Method of fabricating nitride read only memory |
| CN110957370B (zh) * | 2019-12-27 | 2022-08-23 | 杰华特微电子股份有限公司 | 横向双扩散晶体管的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144442A (ja) * | 1984-08-08 | 1986-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
| US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
-
1986
- 1986-03-17 JP JP61060421A patent/JPS62216246A/ja active Pending
-
1987
- 1987-03-10 US US07/024,238 patent/US4708768A/en not_active Expired - Lifetime
- 1987-03-16 KR KR1019870002334A patent/KR950005459B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144442A (ja) * | 1984-08-08 | 1986-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870009470A (ko) | 1987-10-27 |
| US4708768A (en) | 1987-11-24 |
| KR950005459B1 (ko) | 1995-05-24 |
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