JPH028451B2 - - Google Patents
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- JPH028451B2 JPH028451B2 JP55166930A JP16693080A JPH028451B2 JP H028451 B2 JPH028451 B2 JP H028451B2 JP 55166930 A JP55166930 A JP 55166930A JP 16693080 A JP16693080 A JP 16693080A JP H028451 B2 JPH028451 B2 JP H028451B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は微細パターン形成に際してのエツチング手段を
改良した半導体装置の製造方法に係る。
は微細パターン形成に際してのエツチング手段を
改良した半導体装置の製造方法に係る。
近年、多結晶シリコンゲートのエツチングにリ
アクテイブイオンエツチング等のサイドエツチン
グのほとんどないエツチング方法が採用されてい
る。しかしながら、かかる方法はオーバーハング
部ではサイドエツチングのないことが災いして、
多結晶シリコンがオーバーハング下に残るという
不都合さがあつた。これをｎチヤンネル２層多結
晶シリコンゲートを有するMOSダイナミツク
RAMの製造工程を例にして以下に説明する。
アクテイブイオンエツチング等のサイドエツチン
グのほとんどないエツチング方法が採用されてい
る。しかしながら、かかる方法はオーバーハング
部ではサイドエツチングのないことが災いして、
多結晶シリコンがオーバーハング下に残るという
不都合さがあつた。これをｎチヤンネル２層多結
晶シリコンゲートを有するMOSダイナミツク
RAMの製造工程を例にして以下に説明する。
〔〕 まず、（100）の結晶面を有するｐ型シリコ
ン基板１に選択酸化法により厚さ7000Åのフイ
ールド酸化膜２を形成すると共に、同酸化膜で
分離された素子領域３を形成する（第１図ａ図
示）。
ン基板１に選択酸化法により厚さ7000Åのフイ
ールド酸化膜２を形成すると共に、同酸化膜で
分離された素子領域３を形成する（第１図ａ図
示）。
〔〕 次いで、熱酸化処理を施して厚さ300Åの
第１ゲート酸化膜４を形成した後、全面に厚さ
6000Åの燐ドープ多結晶シリコン膜を堆積す
る。つづいて、写真蝕刻法により多結晶シリコ
ン膜をパターニングして第１層ゲート電極５を
形成した後、同電極５をマスクとして酸化膜４
をエツチング除去する（第１図ｂ図示）。
第１ゲート酸化膜４を形成した後、全面に厚さ
6000Åの燐ドープ多結晶シリコン膜を堆積す
る。つづいて、写真蝕刻法により多結晶シリコ
ン膜をパターニングして第１層ゲート電極５を
形成した後、同電極５をマスクとして酸化膜４
をエツチング除去する（第１図ｂ図示）。
〔) 次いで、850℃のスチーム雰囲気中で例え
ば100分間熱酸化を行なう。この時、第１図ｃ
に示す如く燐ドープ多結晶シリコンからなる第
１層ゲート電極５周囲には、例えば厚さ4000Å
の酸化膜６が、露出したシリコン基板１上には
例えば厚さ1200Åの薄い酸化膜６′が成長され
る。また、多結晶シリコンの第１層ゲート電極
５端部では下面も酸化されて酸化膜が成長する
ため該電極５が持ち上げられてオーバーハング
部７，７′が形成される。
ば100分間熱酸化を行なう。この時、第１図ｃ
に示す如く燐ドープ多結晶シリコンからなる第
１層ゲート電極５周囲には、例えば厚さ4000Å
の酸化膜６が、露出したシリコン基板１上には
例えば厚さ1200Åの薄い酸化膜６′が成長され
る。また、多結晶シリコンの第１層ゲート電極
５端部では下面も酸化されて酸化膜が成長する
ため該電極５が持ち上げられてオーバーハング
部７，７′が形成される。
〔〕 次いで、シリコン基板１上の酸化膜
７を例えば弗化アンモニウム液でエツチング除
去する。この時、第１図ｄに示す如く多結晶シ
リコンからなる第１層ゲート電極５上の酸化膜
６もエツチングされて膜厚が約2500Åとなる。
つづいて、第１図ｅに示す如く1000℃の熱酸化
を行なうことにより厚さ600Åの酸化膜８を成
長させた後、全面に厚さ4000Åの燐ドープ多結
晶シリコン膜９を堆積する。この時、第１図ｆ
に示す如く第１層ゲート電極５端部のオーバー
ハング部７，７′が多結晶シリコン膜９で埋入
られる。
７を例えば弗化アンモニウム液でエツチング除
去する。この時、第１図ｄに示す如く多結晶シ
リコンからなる第１層ゲート電極５上の酸化膜
６もエツチングされて膜厚が約2500Åとなる。
つづいて、第１図ｅに示す如く1000℃の熱酸化
を行なうことにより厚さ600Åの酸化膜８を成
長させた後、全面に厚さ4000Åの燐ドープ多結
晶シリコン膜９を堆積する。この時、第１図ｆ
に示す如く第１層ゲート電極５端部のオーバー
ハング部７，７′が多結晶シリコン膜９で埋入
られる。
〔〕 次いで、写真蝕刻法により多結晶シリコン
膜９をパターニングしてメモリセル部に第２層
ゲート電極１０を、周辺回路にゲート電極１
０′を形成する。この時、多結晶シリコン膜９
のエツチングには等方的なエツチング法（例え
ばプラズマエツチング法）を用い、充分オーバ
ーエツチングしてオーバーハング部７，７′の
多結晶シリコン膜９部分が完全に残らないよう
にする。その後、前記ゲート電極１０，１０′
をマスクとして酸化膜８をエツチングしてメモ
リセル部に第２ゲート酸化膜１１、周辺回路に
ゲート酸化膜１１′を形成する（第１図ｇ図
示）。
膜９をパターニングしてメモリセル部に第２層
ゲート電極１０を、周辺回路にゲート電極１
０′を形成する。この時、多結晶シリコン膜９
のエツチングには等方的なエツチング法（例え
ばプラズマエツチング法）を用い、充分オーバ
ーエツチングしてオーバーハング部７，７′の
多結晶シリコン膜９部分が完全に残らないよう
にする。その後、前記ゲート電極１０，１０′
をマスクとして酸化膜８をエツチングしてメモ
リセル部に第２ゲート酸化膜１１、周辺回路に
ゲート酸化膜１１′を形成する（第１図ｇ図
示）。
〔〕 以下、常法に従つてメモリセルの基板１部
分にデジツトラインとしてのn+領域１２を、
周辺回路の基板１部分にn+型のソース、ドレ
イン領域１３，１４を形成し、更にCVD−
SiO2膜１５を堆積した後、コンタクトホール
１６を開孔し、Al配線１７を形成してMOSダ
イナミツクRAMを製造する（第１図ｈ図示）。
分にデジツトラインとしてのn+領域１２を、
周辺回路の基板１部分にn+型のソース、ドレ
イン領域１３，１４を形成し、更にCVD−
SiO2膜１５を堆積した後、コンタクトホール
１６を開孔し、Al配線１７を形成してMOSダ
イナミツクRAMを製造する（第１図ｈ図示）。
しかしながら、上述した従来法にあつては、上
記〔〕工程での等方的なエツチングにおいて、
多結晶シリコン膜９をオーバーハング部７，７′
に多結晶シリコンが残らないように充分オーバー
エツチングするため、周辺回路のゲート電極１
０′も相当オーバーエツチングされる。その結果、
ゲート長が細くなり、いわゆるシヨートチヤンネ
ル効果、パンチスルー現象が発生する欠点があつ
た。これを防ぐためには、ゲード電極１０′を形
成する際の写真蝕刻時のレジスト寸法を大きくす
る必要があり、素子の集積化に支障となる。
記〔〕工程での等方的なエツチングにおいて、
多結晶シリコン膜９をオーバーハング部７，７′
に多結晶シリコンが残らないように充分オーバー
エツチングするため、周辺回路のゲート電極１
０′も相当オーバーエツチングされる。その結果、
ゲート長が細くなり、いわゆるシヨートチヤンネ
ル効果、パンチスルー現象が発生する欠点があつ
た。これを防ぐためには、ゲード電極１０′を形
成する際の写真蝕刻時のレジスト寸法を大きくす
る必要があり、素子の集積化に支障となる。
このようなことから、既述した如く多結晶シリ
コンをリアクテイブイオンエツチングなどのサイ
ドエツチングの全くないか、或いはほとんどない
エツチング方法が採用され、素子の集積化に大き
く貢献している。しかしながら、上述したダイナ
ミツクRAMの製造工程において、リアクテイブ
イオンエツチング法により第２の多結晶シリコン
膜をエツチングすると、第２図に示す如くサイド
エツチングがないために、オーバーハング部７に
多結晶シリコン１８が残存する。これと同様な問
題はオーバーハング構造のみならず、垂直又は垂
直に近い段差部上の被膜をリアクテイブイオンエ
ツチング法でエツチングする際にも生じる。即
ち、第３図ａに示すように垂直な段差部１９に多
結晶シリコン膜２０を堆積した後、これをリアク
テイブイオンエツチング法でエツチングすると、
サイドエツチングがないので、第３図ｂに示す如
く段差部１９の側面には多結晶シリコン２１がエ
ツチングされないで残つてしまう。
コンをリアクテイブイオンエツチングなどのサイ
ドエツチングの全くないか、或いはほとんどない
エツチング方法が採用され、素子の集積化に大き
く貢献している。しかしながら、上述したダイナ
ミツクRAMの製造工程において、リアクテイブ
イオンエツチング法により第２の多結晶シリコン
膜をエツチングすると、第２図に示す如くサイド
エツチングがないために、オーバーハング部７に
多結晶シリコン１８が残存する。これと同様な問
題はオーバーハング構造のみならず、垂直又は垂
直に近い段差部上の被膜をリアクテイブイオンエ
ツチング法でエツチングする際にも生じる。即
ち、第３図ａに示すように垂直な段差部１９に多
結晶シリコン膜２０を堆積した後、これをリアク
テイブイオンエツチング法でエツチングすると、
サイドエツチングがないので、第３図ｂに示す如
く段差部１９の側面には多結晶シリコン２１がエ
ツチングされないで残つてしまう。
本発明は、上記従来の問題点を解決するために
なされたもので、半導体基板上に形成されたオー
バーハング部もしくは段差部でのエツチング残り
を防止できると共に、該オーバーハング部もしく
は段差部以外の領域においてサイドエツチングの
ない高精度の被膜パターンの形成が可能な半導体
装置の製造方法を提供しようとするものである。
なされたもので、半導体基板上に形成されたオー
バーハング部もしくは段差部でのエツチング残り
を防止できると共に、該オーバーハング部もしく
は段差部以外の領域においてサイドエツチングの
ない高精度の被膜パターンの形成が可能な半導体
装置の製造方法を提供しようとするものである。
即ち、本発明は半導体基板に形成されたオーバ
ーハング部もしくは垂直に近い側面を有する段差
部を含む全面に被膜を堆積する工程と、この被膜
上に第１のマスク材を少なくとも前記オーバーハ
ング部もしくは段差部上の被膜領域が露出するよ
うに形成する工程と、このマスク材を用いて露出
した前記被膜領域を等方性又は等方性に近いエツ
チング手段により選択エツチングする工程と、前
記マスク材を除去した後、再度、第２のマスク材
を残存被膜を含む基板上に前記オーバーハング部
もしくは段差部が存在しない所望の残存被膜領域
が露出するように形成する工程と、この第２のマ
スク材を用いて露出した前記残存被膜領域を基板
に対して略垂直方向に入射する気状イオンにより
選択エツチングして被膜パターンを形成する工程
とを具備したこを特徴とする半導体装置の製造方
法である。
ーハング部もしくは垂直に近い側面を有する段差
部を含む全面に被膜を堆積する工程と、この被膜
上に第１のマスク材を少なくとも前記オーバーハ
ング部もしくは段差部上の被膜領域が露出するよ
うに形成する工程と、このマスク材を用いて露出
した前記被膜領域を等方性又は等方性に近いエツ
チング手段により選択エツチングする工程と、前
記マスク材を除去した後、再度、第２のマスク材
を残存被膜を含む基板上に前記オーバーハング部
もしくは段差部が存在しない所望の残存被膜領域
が露出するように形成する工程と、この第２のマ
スク材を用いて露出した前記残存被膜領域を基板
に対して略垂直方向に入射する気状イオンにより
選択エツチングして被膜パターンを形成する工程
とを具備したこを特徴とする半導体装置の製造方
法である。
本発明に用いる被膜としては、例えばゲート電
極や配線となる多結晶シリコン膜、不純物ドープ
多結晶シリコン膜、金属シリサイド、もしくは
Al、Pt、Ｗなどの金属膜、又は層間絶縁やパツ
シベーシヨン膜となるCVD−SiO2膜、燐硅化ガ
ラス膜（PSG膜）、シリコン窒化膜、アルミナ膜
等を挙げることができる。
極や配線となる多結晶シリコン膜、不純物ドープ
多結晶シリコン膜、金属シリサイド、もしくは
Al、Pt、Ｗなどの金属膜、又は層間絶縁やパツ
シベーシヨン膜となるCVD−SiO2膜、燐硅化ガ
ラス膜（PSG膜）、シリコン窒化膜、アルミナ膜
等を挙げることができる。
本発明における等方性もしくは等方性に近いエ
ツチングはオーバーハング部、段差部に被膜が残
存することなく該被膜をパターニングするために
用いられる。かかるエツチング手段としては湿式
エツチング法、プラズマエツチング法等を挙げる
ことができる。
ツチングはオーバーハング部、段差部に被膜が残
存することなく該被膜をパターニングするために
用いられる。かかるエツチング手段としては湿式
エツチング法、プラズマエツチング法等を挙げる
ことができる。
本発明における基板に対して略垂直方向に入射
する気状イオンによるエツチングはマスク材に忠
実なオーバーエツチングのないパターニングを行
なうために用いられる。かかるエツチング手段と
しては、リアクテイブイオンエツチング法、反応
性イオンビームエツチング法等を挙げることがで
きる。本発明によれば、被膜上に第１のマスク材
を少なくとも前記オーバーハング部もしくは段差
部上の被膜領域が露出するように形成した後、該
マスク材を露出した前記被膜領域を等方性又は等
方性に近いエツチング手段により選択エツチング
することによつて、前記オーバーハング部もしく
は段差部に被膜が残ることなくパターニングでき
る。つづいて、前記第１のマスク材を除去した
後、再度、第２のマスク材を残存被膜を含む基板
上に前記オーバーハング部もしくは段差部が存在
しない所望の残存被膜領域が露出するように形成
した後、該第２のマスク材を用いて露出した前記
残存被膜領域を基板に対して略垂直方向に入射す
る気状イオンにより選択エツチングすることによ
つて、前記オーバーハング部もしくは段差部以外
の領域においてサイドエツチングのない第２のマ
スク材に忠実なパターニングを行なうことができ
る。この気状イオンによるエツチングに際して
は、第２のマスク材から前記オーバーハング部も
しくは段差部上の残存被膜が露出していないた
め、オーバーハング部等への残存被膜のエツチン
グ残りが生じることはない。従つて、半導体基板
上に形成されたオーバーハング部もしくは段差部
でのエツチング残りを防止できると共に、該オー
バーハング部もしくは段差部以外の領域において
サイドエツチングのない高精度の被膜パターンを
形成でき、ひいては高集積度で高信頼性の半導体
装置を得ることができる。
する気状イオンによるエツチングはマスク材に忠
実なオーバーエツチングのないパターニングを行
なうために用いられる。かかるエツチング手段と
しては、リアクテイブイオンエツチング法、反応
性イオンビームエツチング法等を挙げることがで
きる。本発明によれば、被膜上に第１のマスク材
を少なくとも前記オーバーハング部もしくは段差
部上の被膜領域が露出するように形成した後、該
マスク材を露出した前記被膜領域を等方性又は等
方性に近いエツチング手段により選択エツチング
することによつて、前記オーバーハング部もしく
は段差部に被膜が残ることなくパターニングでき
る。つづいて、前記第１のマスク材を除去した
後、再度、第２のマスク材を残存被膜を含む基板
上に前記オーバーハング部もしくは段差部が存在
しない所望の残存被膜領域が露出するように形成
した後、該第２のマスク材を用いて露出した前記
残存被膜領域を基板に対して略垂直方向に入射す
る気状イオンにより選択エツチングすることによ
つて、前記オーバーハング部もしくは段差部以外
の領域においてサイドエツチングのない第２のマ
スク材に忠実なパターニングを行なうことができ
る。この気状イオンによるエツチングに際して
は、第２のマスク材から前記オーバーハング部も
しくは段差部上の残存被膜が露出していないた
め、オーバーハング部等への残存被膜のエツチン
グ残りが生じることはない。従つて、半導体基板
上に形成されたオーバーハング部もしくは段差部
でのエツチング残りを防止できると共に、該オー
バーハング部もしくは段差部以外の領域において
サイドエツチングのない高精度の被膜パターンを
形成でき、ひいては高集積度で高信頼性の半導体
装置を得ることができる。
次に、本発明をｎチヤンネル２層多結晶シリコ
ンゲート構造を有するMOSダイナミツクRAMに
適用した例について第４図ａ〜ｄを参照して説明
する。
ンゲート構造を有するMOSダイナミツクRAMに
適用した例について第４図ａ〜ｄを参照して説明
する。
実施例
() 前述した第１図ａ〜ｆの工程に準じてｐ型
シリコン基板１の素子領域３（メモリセル部）
に第１層ゲート電極５、層間絶縁としての酸化
膜６及びメモリセルの第２ゲート酸化膜、周辺
回路のゲート酸化膜となる酸化膜８を形成し、
更に厚さ4000Åの第２燐ドープ多結晶シリコン
膜９を堆積した後、写真蝕刻法によりメモリセ
ル部の第２層ゲート電極予定部及び周辺回路部
を覆うレジスト膜２２1，２２2を形成した（第
４図ａ図示）。つづいて、同レジスト膜２２1，
２２2をマスクとしてCF4プラズマガスにより
選択エツチングした。この時、プラズマガスに
よるエツチングが等方性であることから、第４
図ｂに示す如くオーバーハング部７に多結晶シ
リコンが残ることなく第２層ゲート電極１０が
形成されると共に、レジスト膜２２2下の周辺
回路部には多結晶シリコン膜９′が残存した。
シリコン基板１の素子領域３（メモリセル部）
に第１層ゲート電極５、層間絶縁としての酸化
膜６及びメモリセルの第２ゲート酸化膜、周辺
回路のゲート酸化膜となる酸化膜８を形成し、
更に厚さ4000Åの第２燐ドープ多結晶シリコン
膜９を堆積した後、写真蝕刻法によりメモリセ
ル部の第２層ゲート電極予定部及び周辺回路部
を覆うレジスト膜２２1，２２2を形成した（第
４図ａ図示）。つづいて、同レジスト膜２２1，
２２2をマスクとしてCF4プラズマガスにより
選択エツチングした。この時、プラズマガスに
よるエツチングが等方性であることから、第４
図ｂに示す如くオーバーハング部７に多結晶シ
リコンが残ることなく第２層ゲート電極１０が
形成されると共に、レジスト膜２２2下の周辺
回路部には多結晶シリコン膜９′が残存した。
() 次いで、レジスト膜２２1，２２2を除去し
た後、再度写真蝕刻法によりメモリセル部及び
周辺回路のゲート電極予定部を覆うレジスト膜
２３1，２３2を形成した（第４図ｃ図示）。つ
づいて、レジスト膜２３1，２３2をマスクとし
てリアクテイブイオンエツチングを施した。こ
の時、リアクテイブイオンエツチングはサイド
エツチングが少ないことから第４図ｄに示す如
く周辺回路部の燐ドープ多結晶シリコン膜９′
がパターニングされレジスト膜２３2に忠実な
ゲート電極１０′が形成された。なお、メモリ
セル部はレジスト膜２３1で覆われているため
第２層ゲート電極１０のエツチングは起こらな
い。
た後、再度写真蝕刻法によりメモリセル部及び
周辺回路のゲート電極予定部を覆うレジスト膜
２３1，２３2を形成した（第４図ｃ図示）。つ
づいて、レジスト膜２３1，２３2をマスクとし
てリアクテイブイオンエツチングを施した。こ
の時、リアクテイブイオンエツチングはサイド
エツチングが少ないことから第４図ｄに示す如
く周辺回路部の燐ドープ多結晶シリコン膜９′
がパターニングされレジスト膜２３2に忠実な
ゲート電極１０′が形成された。なお、メモリ
セル部はレジスト膜２３1で覆われているため
第２層ゲート電極１０のエツチングは起こらな
い。
() 以下、レジスト膜２３1，２３2を除去した
後、前述した第１図ｇ，ｈ工程に準じてMOS
ダイナミツクRAMを製造した。
後、前述した第１図ｇ，ｈ工程に準じてMOS
ダイナミツクRAMを製造した。
本実施例においては、第２の多結晶シリコン膜
の写真蝕刻法を２回に分け、かつそのエツチング
手段を１回目は等方性エツチング、２回目はリア
クテイブエツチングしているため、メモリセル部
におけるオーバーハング部での多結晶シリコンの
エツチング残りを解消できると共に、周辺回路に
サイドエツチングのないマスクに忠実なゲート電
極を形成でき、集積度の高いMOSダイナミツク
RAMを得ることができた。
の写真蝕刻法を２回に分け、かつそのエツチング
手段を１回目は等方性エツチング、２回目はリア
クテイブエツチングしているため、メモリセル部
におけるオーバーハング部での多結晶シリコンの
エツチング残りを解消できると共に、周辺回路に
サイドエツチングのないマスクに忠実なゲート電
極を形成でき、集積度の高いMOSダイナミツク
RAMを得ることができた。
なお、第５図ａに示すようにレジスト膜２２1，
２２2をマスクとしてプラズマエツチングにより
第２層ゲート電極１０を形成した後、メモリセル
部を覆うレジスト膜２３1′をメモリセルと周辺回
路を分離するフイールド酸化膜２上の多結晶シリ
コン膜部分まで延在させ、レジスト膜２３1′，２
３2をマスクとしてリアクテイブイオンエツチン
グを施して周辺回路にゲート電極１０′を形成す
ると共に、フイールド酸化膜２上に燐ドープ多結
晶シリコンの配線２４を形成（第５図ｂ図示）し
てもよい。
２２2をマスクとしてプラズマエツチングにより
第２層ゲート電極１０を形成した後、メモリセル
部を覆うレジスト膜２３1′をメモリセルと周辺回
路を分離するフイールド酸化膜２上の多結晶シリ
コン膜部分まで延在させ、レジスト膜２３1′，２
３2をマスクとしてリアクテイブイオンエツチン
グを施して周辺回路にゲート電極１０′を形成す
ると共に、フイールド酸化膜２上に燐ドープ多結
晶シリコンの配線２４を形成（第５図ｂ図示）し
てもよい。
更に、本発明方法は上述したMOSダイナミツ
クRAMに限らず、以下に示す方法により被膜パ
ターンを形成してもよい。
クRAMに限らず、以下に示す方法により被膜パ
ターンを形成してもよい。
まず、段差部１０１を含む全面に多結晶シリコ
ン膜１０２を堆積した後、写真蝕刻法により段差
部１０１を含む多結晶シリコン膜１０２の領域を
覆うレジスト膜１０３を形成する（第６図ａ図
示）。つづいて、同レジスト膜１０３をマスクと
してプラズマエツチングにより多結晶シリコン膜
１０２をパターニングする。この時段差部１０１
の側面に多結晶シリコンが残存することなくパタ
ーニングされる。ひきつづき、レジスト膜１０３
を除去した後、再度写真蝕刻法により段差部１０
１付近上の残存多結晶シリコン膜１０２′部分を
段差部１０１方向の端部まで延びたレジスト膜１
０４1で覆うと共に、段差部１０１の存在しない
残存多結晶シリコン膜１０２′の領域をレジスト
膜１０４2で覆う（第６図ｂ図示）。次いで、同レ
ジスト膜１０４1，１０４2をマスクとしてリアク
テイブイオンエツチングにより残存多結晶シリコ
ン膜１０２′をパターニングする。この時、段差
部１０１付近の残存多結晶シリコン膜１０２′は
レジスト膜１０４′で覆われているため、同段差
部１０１でのエツチング残りを生じることなく所
定の多結晶シリコンパターン１０５1，１０５2が
形成される（第６図ｃ図示）。こうした方法によ
れば段差部１０１でのエツチング残りがなく、レ
ジスト膜１０４2のパターンに忠実な高精度の多
結晶シリコンパターン１０５2を形成できる。
ン膜１０２を堆積した後、写真蝕刻法により段差
部１０１を含む多結晶シリコン膜１０２の領域を
覆うレジスト膜１０３を形成する（第６図ａ図
示）。つづいて、同レジスト膜１０３をマスクと
してプラズマエツチングにより多結晶シリコン膜
１０２をパターニングする。この時段差部１０１
の側面に多結晶シリコンが残存することなくパタ
ーニングされる。ひきつづき、レジスト膜１０３
を除去した後、再度写真蝕刻法により段差部１０
１付近上の残存多結晶シリコン膜１０２′部分を
段差部１０１方向の端部まで延びたレジスト膜１
０４1で覆うと共に、段差部１０１の存在しない
残存多結晶シリコン膜１０２′の領域をレジスト
膜１０４2で覆う（第６図ｂ図示）。次いで、同レ
ジスト膜１０４1，１０４2をマスクとしてリアク
テイブイオンエツチングにより残存多結晶シリコ
ン膜１０２′をパターニングする。この時、段差
部１０１付近の残存多結晶シリコン膜１０２′は
レジスト膜１０４′で覆われているため、同段差
部１０１でのエツチング残りを生じることなく所
定の多結晶シリコンパターン１０５1，１０５2が
形成される（第６図ｃ図示）。こうした方法によ
れば段差部１０１でのエツチング残りがなく、レ
ジスト膜１０４2のパターンに忠実な高精度の多
結晶シリコンパターン１０５2を形成できる。
以上詳述した如く、本発明によればオーバーハ
ング部もしくは段差部でのエツチング残りを防止
できると共に、他の領域でのサイドエツチングを
防止して高精度かつ微細なゲート電極や配線等の
被膜パターンを形成でき、ひいては高信頼性、高
集積度を達成した半導体装置の製造方法を提供で
きる。
ング部もしくは段差部でのエツチング残りを防止
できると共に、他の領域でのサイドエツチングを
防止して高精度かつ微細なゲート電極や配線等の
被膜パターンを形成でき、ひいては高信頼性、高
集積度を達成した半導体装置の製造方法を提供で
きる。
第１図ａ〜ｈは従来法によるMOSダイナミツ
クRAMの製造工程を示す断面図、第２図は第１
層ゲート電極端部のオーバーハング部に多結晶シ
リコンのエツチング残りが生じた状態を示す断面
図、第３図ａ，ｂは段差部を有する部分での多結
晶シリコン膜のパターニング工程を示す断面図、
第４図ａ〜ｄは本発明の実施例におけるMOSダ
イナミツクRAMの製造工程を示す断面図、第５
図ａ，ｂは本発明におけるMOSダイナミツク
RAMの製造工程での変形例を示す断面図、第６
図ａ〜ｃは本発明の他の実施例における多結晶シ
リコンパターンの形成工程を示す平面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、５……第１層ゲート電極、７，７′……オ
ーバーハング部、９，１０２……多結晶シリコン
膜、１０……第２層ゲート電極、１０′……周辺
回路のゲート電極、１２……n+拡散層、１３…
…n+型ソース領域、１４……n+ドレイン領域、
２２1，２２2，２３1，２３2，２３1′，２３2′，１
０３，１０４1，１０４2……レジスト膜、１０１
……段差部、１０５1，１０５2……多結晶シリコ
ンパターン。
クRAMの製造工程を示す断面図、第２図は第１
層ゲート電極端部のオーバーハング部に多結晶シ
リコンのエツチング残りが生じた状態を示す断面
図、第３図ａ，ｂは段差部を有する部分での多結
晶シリコン膜のパターニング工程を示す断面図、
第４図ａ〜ｄは本発明の実施例におけるMOSダ
イナミツクRAMの製造工程を示す断面図、第５
図ａ，ｂは本発明におけるMOSダイナミツク
RAMの製造工程での変形例を示す断面図、第６
図ａ〜ｃは本発明の他の実施例における多結晶シ
リコンパターンの形成工程を示す平面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、５……第１層ゲート電極、７，７′……オ
ーバーハング部、９，１０２……多結晶シリコン
膜、１０……第２層ゲート電極、１０′……周辺
回路のゲート電極、１２……n+拡散層、１３…
…n+型ソース領域、１４……n+ドレイン領域、
２２1，２２2，２３1，２３2，２３1′，２３2′，１
０３，１０４1，１０４2……レジスト膜、１０１
……段差部、１０５1，１０５2……多結晶シリコ
ンパターン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成されたオーバーハング部も
しくは垂直に近い側面を有する段差部を含む全面
に被膜を堆積する工程と、この被膜上に第１のマ
スク材を少なくとも前記オーバーハング部もしく
は段差部上の被膜領域が露出するように形成する
工程と、このマスク材を用いて前記被膜の露出部
分を等方性又は等方性に近いエツチング手段によ
り選択エツチングする工程と、前記マスク材を除
去した後、再度、第２のマスク材を残存被膜を含
む基板上に前記オーバーハング部もしくは段差部
を跨ぐ残存被膜のエツチング縁部が少なくとも覆
われるように形成する工程と、この第２のマスク
材を用いて前記残存被膜の露出部分を基板に対し
て略垂直方向に入射する気状イオンにより選択エ
ツチングして被膜パターンを形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 ２ 被膜が多結晶シリコン又は金属シリサイドか
らなることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ オーバーハング部が二層ゲート電極構造の第
１層ゲート電極の持上がりにより形成されたもの
であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166930A JPS5790940A (en) | 1980-11-27 | 1980-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166930A JPS5790940A (en) | 1980-11-27 | 1980-11-27 | Manufacture of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253219A Division JPS6297331A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5790940A JPS5790940A (en) | 1982-06-05 |
| JPH028451B2 true JPH028451B2 (ja) | 1990-02-23 |
Family
ID=15840289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55166930A Granted JPS5790940A (en) | 1980-11-27 | 1980-11-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5790940A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599942A (ja) * | 1982-07-08 | 1984-01-19 | Mitsubishi Electric Corp | 配線パタ−ン形成法 |
| JP2713411B2 (ja) * | 1988-01-08 | 1998-02-16 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591130A (en) * | 1978-12-27 | 1980-07-10 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1980
- 1980-11-27 JP JP55166930A patent/JPS5790940A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591130A (en) * | 1978-12-27 | 1980-07-10 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5790940A (en) | 1982-06-05 |
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