JP2598899B2 - 集積回路の生産方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的に絶縁された二つの分離された構成
部分を有する型の集積回路の生産方法に関するものであ
る。

（従来の技術） 本発明による方法は記憶回路、特にEPROMの生産を可
能にするもので、EPROMとは紫外線の照射によって消去
できる、電気的にプログラム可能な読出し専用メモリの
ことである。

EPROMは、第一の型の構成部分で作られる幾つかの記
憶セル又は点から形成される記憶部分と、記憶セルを制
御することができる第二の型の構成部分で作られる周辺
回路とを有する集積回路である。記憶部分と周辺回路と
は異る技法を用いて、同一の基板上に作られる。

第１図は、記憶セルと周辺制御回路を有するEPROMの
長手方向に断面部を示す。メモリ点すなわち記憶点２
は、単結晶シリコン基板８に作られたソース４とドレー
ン６を有する１個のトランジスタから形成されている。
ソース４とドレーン６は、例えばn⁺形の電導率を持って
おり、基板８、例えばｐ形の電導率とは異る。トランジ
スタ２はまた、一般には二酸化ケイ素であるゲート絶縁
材すなわち絶縁物質10から成っており、その上に第一の
ゲート12と第二のゲート14が積層されている。これらの
ゲートは一般にドープした多結晶シリコンから出来てお
り、一般に二酸化ケイ素から成る薄い絶縁膜16で分離さ
れている。

このメモリ点２はフィールド酸化物18によって電気的
に絶縁されているが、この酸化物は一般に周辺回路22の
シリコン基板８の局部的酸化（LOCOSプロセス）によっ
て作られる。周辺回路22は従来技術、例えばNMOS形の技
術を有するトランジスタで形成される。トランジスタ22
はシリコン基板８に作ったソース24とドレーン26があ
り、基板８は例えばn⁺形又はｐ形基板とは異る電導率を
持っている。トランジスタ22にはまた１個のゲート28が
あるが、このゲートは一般にドープした多結晶シリコン
から作られ、通常二酸化ケイ素の絶縁材30で基板と絶縁
されている。

メモリ点２と周辺回路22によって形成される構造全体
は、二酸化ケイ素の厚い層32で覆われ、その層に35のよ
うな電気的接触孔が作られている。EPROMの異るメモリ
点間、及び／又は異る周辺回路間の電気的接続は、二酸
化ケイ素層32に堆積され、望みのパターンに従ってエッ
チングしたアルミの導電性被覆36によって作られる。例
えば、第１図はメモリ点２のソースと制御回路22のドレ
ーンとの間の接続を示している。

（発明が解決しようとする問題点） しかしながら、上記方法では、周的回路、特にEPROM
においては、これらの回路を構成する異る物質の層は非
常に精密な厚さになっている。特に、メモリ点２のゲー
ト酸化物10の厚さ、メモリ点２の中間ゲート酸化物16の
厚さ、及び制御トランジスタ22のゲート酸化物30の厚さ
は非常に精密で、且つそれぞれ異る。例えばゲート酸化
物10の厚さは20nmと30nmの間にあり、中間ゲート酸化物
16の厚さは例えば30nmと40nmの間にあり、ゲート酸化物
30の厚さは30nmと40nmの間にある。こういった酸化物の
厚さが異ることは、その生産中同時に最適化を計るとい
う問題を生じる。

メモリ点すなわち記憶セル並びに周辺回路に関するEP
ROM生産プロセスの先行技術について述べようと思う
が、このプロセスはすべてのメモリ点及び前記メモリの
すべての周辺回路を同時に作ることができる、という事
は理解できるであろう。

先行技術によれば、絶縁用酸化物18の形成に引続い
て、メモリ点２のゲート酸化物10が、通常シリコン基板
８の熱酸化によって作られる。この後にドープした第一
の多結晶シリコン層が付着され、その中にメモリ点２の
第一ゲート12がエッチングされる。続いて周辺回路22の
ゲート酸化物30及びメモリ点２の中間ゲート酸化物16
が、通常シリコン基板８の同時熱酸化によって作られ
る。

ゲート酸化物30と中間ゲート酸化物16との間の厚さの
比を良好な値にするため、充分な熱酸化条件を見出す試
みがなされている。不運にもこのような条件は一般に見
出し、また実現することが困難である。

ゲート酸化物30と中間ゲート酸化物16の同時生成に引
き続き、第二の多結晶シリコン層が全構造物上に付着さ
れ、その後メモリ点２の第二ゲート14と周辺回路のゲー
ト28を作るためエッチングされる。全構造は次いで絶縁
層32で被覆され、これをエッチングして電気的接触孔を
形成する。

異る厚さの二酸化ケイ素並びに、一般的に言う集積回
路内の同一レベルに位置する絶縁材の層の、同時最適化
の問題が、EPROMメモリ以外の回路、特にEEPROMメモリ
（電気的に消去可能でプログラム可能の読出し専用メモ
リ）、SRAMメモリ（記憶保持動作を必要としない随時書
込読出しメモリ）やDRAMメモリ（記憶保持動作の必要な
随時書込読出しメモリ）のような多結晶シリコンのゲー
トの幾つかの積み重ねを有する回路において、生ずるこ
とになる。

本発明はこれらの問題点を解決するためのもので、集
積回路の生産プロセスを容易に行うことができ、集積回
路の絶縁材の厚さを最適化することができる集積回路の
生産方法を提供することを目的とする。

（問題点を解決するための手段） 本発明は、二つの電気的に絶縁されたゲートの積層を
持ち、それが前記の欠点を取除くことの出来る集積回路
を生産する、新規の方法に関するものである。本法は、
同一レベルにある異る絶縁材の層を連続して独立に作る
ことに基づいており、集積回路の二つの分離した構成部
分の形成に導くものである。

もっと特別な言い方をすれば、本発明は１枚の半導体
基板の上に、一つの集積回路を作り出すプロセスに関す
るもので、上記集積回路は少なくとも二つの分離した、
電気的に絶縁された構成部分を有し、第一の構成部分は
第二の絶縁材によって分離される、第一と第二の積層ゲ
ートを上に載せた第一の絶縁材を有し、第二構成部分は
第三のゲートを上に載せた第三の絶縁材を有し、これら
第一、第二、第三の絶縁材がそれぞれ異る、はっきりと
定められた厚さを持っていて、次の段階から成るもので
ある。

ａ）基板上に第一の絶縁材の層を作る。

ｂ）第一の絶縁材層を第一の導電性の層で被覆する。こ
の導電性の層には第一のゲートが形成されることにな
る。

ｃ）第一の導電性の層上に第二の絶縁材の層を形成す
る。

ｄ）上記第二の絶縁材と上記の導電性材料とを、第一の
構成部分が作り込まれる領域にのみ保持するように、第
二の絶縁材層と第一の導電層とに、第一のエッチングを
行う。

ｅ）第二の構成部分を作ろうと思う点に在る、第一の絶
縁材層の領域を取去る。

ｆ）上記の場所に第三の絶縁材層を作り、また要すれば
第一の導電層のエッチングした縁にも第三の絶縁層を形
成する。

ｇ）第二の導電性の層によって、前記で得られた構造を
被覆する。

ｈ）第二の導電層をエッチングして第二ゲートと第三ゲ
ートを作る。

ｉ）第二の絶縁材層と第一の導電性層に第二のエッチン
グを施して第一のゲートを作る。

（作 用） 以上のような段階による本発明によれば、この第一、
第二、第三の絶縁材を本発明によって連続して独立に作
り出すことが、それらの厚さを非常に満足すべき状態に
制御することを可能にするのである。本発明によるプロ
セスは、容易に実現できるという利点がある。

本方法は、互いに電気的に絶縁されている、幾つかの
周辺制御回路と、幾つかの記憶セルとから形成される、
EPROMの生産に適用して利点がある。

第三の絶縁材層の付着を行っている間、第二の絶縁材
の厚さをそのままに保つように、第二の絶縁材層上に保
護層、例えば窒化ケイ素を付着させるのが好都合であ
り、ｄ）の段階も一緒にエッチングして行われる。上記
保護層がまた良い誘電体であるならば、本プロセスの残
りの間中保持することができ、２層の中間ゲートの絶縁
構造を形成するのに、第二の絶縁材と一緒に扱うことが
できる。もしそうでない場合には、前記保護層は第二の
導電層を付着させる前に取除く。

本発明の方法の提案する実施例によれば、半導体基板
は単結晶のシリコンで出来ている。同様にして、第一及
び／又は第二の導電層はドープした多結晶シリコンから
作られる。

その上第一、第二及び／又は第三の絶縁材は二酸化ケ
イ素であることが望ましい。あるシリコン基板に対し
て、例えば第一と第三の絶縁材は基板の熱酸化によって
作られる。同じようにして、第一の導電性多結晶シリコ
ン層に対して、第二の絶縁材は上記導電層の熱酸化によ
って作られる。

（実施例） 本発明に基づく生産プロセスは、ここでは第１図に示
すようにあるEPROMの一つのメモリ点すなわち記憶場所
並びに一つの周辺回路に関して記述しているが、上記プ
ロセスはそのようなメモリのすべてのメモリ点及びすべ
ての周辺回路を同時に作ることが可能なことは明らかで
ある。

本発明によれば、第２図に示すように本プロセスの第
一段階には、低価格の技法によってEPROMのフィールド
酸化物18を形成するため、例えばｐ形単結晶シリコン基
板８にその局部酸化を生じさせることが含まれている。

基板８の表面は次に第一の絶縁層110で被覆される。
この絶縁層は二酸化ケイ素（SiO₂）で作ることが望まし
く、そこにEPROMのメモリ点２のゲート絶縁材10（第１
図）を形成することになる。この酸化物層110は特に基
板の熱酸化によって作られる。例えば950℃で30分間行
った熱酸化によって厚さ約25nmの酸化物層を形成するこ
とができる。

本プロセスの次の段階は、第一の導電層112によって
得られた構造全体を被覆することから成る。この導電層
112の中にEPROMのメモリ点２（第１図）の第一のゲート
12が形成されることになる。層112はｎ形の多結晶シリ
コンから成り、特に燐をドープしたものであることが望
ましい。これは約400nmの厚さを有している。この多結
晶シリコン層112は例えば、低圧化学蒸着プロセス、す
なわちLPCVDによって得ることができる。

導電層112は次いで第二の絶縁層116で被覆される。こ
の絶縁層にはEPROMのメモリ点２（第１図）の中間ゲー
ト絶縁材16が形成されることになる。この絶縁層116は
二酸化ケイ素（SiO₂）であることが望ましく、30nmの厚
さをもっている。導電層112が多結晶シリコンで出来て
いるとき、二酸化ケイ素層116は多結晶シリコンの熱酸
化によって得ることができる。この酸化は例えば950℃
で30分間行われる。

次いで絶縁層116は保護層117で被覆されて第三の絶縁
材層の、特にシリコン基板の熱酸化による、付着の間第
二の絶縁材層116の厚さを元のままに保つことができ
る。層117は窒化ケイ素（Si₃N₄）で出来ていることが望
ましい。この窒化ケイ素層は約10nmの厚さを有し、例え
ば低圧化学蒸着法によって得ることができる。

従来の写真平版プロセスによれば、次の段階は樹脂マ
スク119を作ることから成る。このマスキングは、メモ
リ点２が作られる予定の領域に層117、116及び112の積
層だけをマスクするものである。マスク119の生成に続
いて、樹脂で被覆されてない保護層117、絶縁層116、及
び導電層112のこれらの部分の、第３図に示すような方
法による除去が続く。こういった連続するエッチング操
作により、生成しようとするEPROMの制御回路22（第１
図）の場所に位置する、絶縁層110の領域を露出するこ
とができる。これらのエッチング操作は、窒化ケイ素層
117と多結晶シリコン層112に対しては六フッ化イオウ
（SF₆）を、また二酸化ケイ素層116に対してはトリフル
オルメタン（CHF₃）又は四フッ化炭素（CF₄）を、エッ
チング剤として使用する反応性イオンエッチング法によ
って、異方向に行うことができる。

例えば蒸発している硝酸溶液を使用する、化学的エッ
チングをポジの感光性樹脂に対して行うことにより、樹
脂マスク119の除去を行う。続いて、第４図に示す方法
で、EPROMの周辺回路22を作るゲート絶縁材30（第１
図）の場所に位置する、層110の露出部分の除去が行わ
れる。この層110の除去は二酸化ケイ素の層110に対して
フッ化水素酸を用いた化学的エッチングを行うことがで
きる。この除去を行うと、EPROMの制御回路が形成され
る、基板８のその部分を露出させることができる。

本プロセスの次の段階は、第５図に示すように、露出
した基板領域上に絶縁材層130を形成することから成
る。上記の層にはEPROMメモリ制御トランジスタ22のゲ
ート絶縁材30（第１図）が作られることになる。絶縁層
130は二酸化ケイ素から成るのが好ましく、その厚さは
約40nmである。これは露出したシリコン基板８を熱酸化
することによって得るのが望ましく、エッチングした保
護層117が上記熱酸化によるマスクとして働く。この酸
化は950℃、40分間で行うことができる。

EPROMの記憶セル２の第一のゲート12（第１図）が作
られる第一の層112が多結晶シリコンで出来ていると
き、前記熱酸化段階が記憶セルの領域に、二酸化ケイ素
の絶縁先端又は側面121の形成に進む。

その次の段階は、例えば窒化ケイ素の層に対してオル
トリン酸溶液を用いる湿潤相化学エッチングによって、
エッチングされた保護層117を選択的に除去することか
ら成る。

第６図に示すようにして、メモリ点２の第二ゲート14
（第１図）とEPROM周辺回路22の単一ゲート28を形成す
ることになる。第二の導電層114によって、今に得た構
造全体を被覆することが、前記の次に行われる。

この保護層114は燐をドープした多結晶シリコンから
成ることが好ましく、その厚さは約50nmである。この層
は低圧化学蒸着法で作ることができる。

本プロセスの次の段階は、従来の写真平版法によって
メモリ点２（第１図）の第一のゲート12又は第二のゲー
ト14及び制御回路22のゲート28の形を表わす、樹脂マス
ク123を作ることから成る。換言すれば、トランジスタ
２と22の各ゲートの場所に位置する、導電性層114の各
領域部分だけが樹脂で覆われる。

前記マスク123により、且つ第７図に示すようにし
て、樹脂でマスクされていない導電層114の領域を除去
するために、上記層がエッチングされ、その結果記憶セ
ルの第二のゲート14と制御回路ゲート28が作られる。こ
のエッチング操作は、多結晶シリコンの導電性層に対す
るエッチング剤として、六フッ化イオウによる反応性イ
オンエッチング法を使い、異方的に行うことができる。

樹脂マスク123を使うと、絶縁層116と導電層112のマ
スクされていない領域を除去しようとする目的で、第８
図に示すように、上記層の第二のエッチングを行うこと
により、第二のゲート14の下に心合せした第一のゲート
12を作ることが可能となる。このエッチング段階の間
に、単結晶シリコンがエッチングされないように、周辺
回路22は樹脂マスクで保護される。

これら一連のエッチング操作は、多結晶シリコン層11
2については六フッ化イオウをエッチング剤として、ま
た二酸化ケイ素層116についてはトリフルオロメタンを
エッチング剤として使用する、反応性イオンエッチング
法を用いて異方的に行うことができる。

その後、例えばポジの感光性樹脂に対して硝酸溶液を
使用して、化学エッチングを用い、樹脂マスク123と周
辺回路の保護用樹脂マスクを除去する。得られた構造が
第１図に示すものである。

記憶セル２と周辺回路22のソースとドレーンは、イオ
ン注入、更に詳しく言えばｐ形基板８に燐又はヒ素を注
入する、従来の方法で製造される。記憶セル２の積層ゲ
ート12と14、及び周辺回路のゲート28とは前記注入に対
するマスクの役目を果す。EPROMの最終絶縁と中間接続
ラインとが先行技術におけるとおり作られる。

本発明によるプロセスはあるEPROMの生産と関連して
述べてきた。しかし、明らかに本プロセスは遥かに一般
的な応用面を持っている。それ故、本発明は、互いに電
気的に絶縁されている２種類の別々の構成部分を有する
集積回路ならば、どのようなものにも適用可能である。
この場合、上記構成部分の中の一つは第一と第二の積層
ゲート上に載った第一の絶縁材から成り、これらゲート
は第二の絶縁材によって分離されている。またもう一つ
の構成部分は第三のゲートの上にのった第三の絶縁材か
ら成る。以上三つの絶縁材ははっきりと定められた、異
る厚さを有することが必要である。

EPROMを作る今までに述べた例においては、本発明の
範囲を超えない限り、幾るかの変更を行うことができ
る。特に、集積回路の事った導電性層並びに絶縁層の蒸
着及びエッチングプロセスのみならず、それらの性質と
厚さも変更することができる。例えば、導電性層112及
び114は、モリブデン、タンタル、チタン又はタングス
テンといった耐火性金属、あるいはこれら金属の一つの
ケイ化物から形成することができる。同様にして、二酸
化ケイ素絶縁層は窒化ケイ素層で置き換えることもでき
る。

保護層117は、もしその材料がそのマスキングの性質
を、特に基板の酸化によって層130の蒸着の間保ってい
るならば、窒化ケイ素以外の材料から作ることができ
る。更に、上記保護層117が良い誘電性能を持っている
場合は、絶縁層130の蒸着の後除去する代わりに、各記
憶場所の二つのゲート間の誘電体として保持し、使用す
ることもできる。この場合、特に二酸化ケイ素プラス窒
化ケイ素の、二層中間ゲート絶縁構造を形成するため、
記憶場所の第二の絶縁材と一緒に使用されることにな
る。

（発明の効果） 以上説明したように、本発明に基づく生産プロセスは
容易に行うことができ、集積回路、もっと特別には前記
回路の同じレベルに位置している集積回路の絶縁材の厚
さを最適化することができるのである。

【図面の簡単な説明】

第１図は記憶セルと周辺制御回路を有するEPROM10の長
手方向の断面図、第２図〜第８図は本発明に基づくEPRO
Mの生産例を示すEPROMの長手方向の断面図である。 ２……メモリ点、８……半導体基板、 10,16……絶縁材、12,14,28……ゲート、 22……トランジスタ、30……ゲート酸化物。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−120166（ＪＰ，Ａ) 特開 昭58−184768（ＪＰ，Ａ) 特開 昭58−137259（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも二つの分離した、電気的に絶縁
   された構成部分を有し、第一の構成部分は第一の絶縁材
   を有し、その上に第二の絶縁材で分離された第一と第二
   の積層ゲートが載っており、第二の構成部分は第三のゲ
   ートが載っている第三の絶縁材を有し、これら第一、第
   二、及び第三の絶縁材はそれぞれ異なる、明確に定めら
   れた厚さを持つ集積回路を半導体基板上に作る、以下に
   示す工程から成ることを特徴とする生産方法； ａ）基板上に第一の絶縁材層を作る、 ｂ）第一の絶縁材層を、第一のゲートが形成されること
   になる第一の導電性層で被覆する、 c1）第一の導電性層の上に第二の絶縁材層を形成する、 c2）第二の絶縁材層の上に保護層を蒸着する、 ｄ）保護層と第二の絶縁材及び前記第一の導電材を、第
   一の構成部分が作られることになる領域にのみ保持する
   ように、上記保護層と第二の絶縁材層と上記第一の導電
   性層とに、第一のエッチングを施す、 ｅ）第二の構成部品が作られることになる場所に在る、
   第一の絶縁材層領域を除去する、 ｆ）第二の構成部品が作られることになる場所に第三の
   絶縁材層を作る、 ｇ）工程ｆ）で得られた構造を第二の導電性層で被覆す
   る、 ｈ）第二の導電性層でエッチングすることによって、第
   二と第三のゲートを作る、 ｉ）保護層と第二の絶縁材層と第一の導電性層に第二の
   エッチングを行うことにより、第一のゲートを作る。
2. 【請求項２】前記保護層は最終的に保持されることを特
   徴とする特許請求の範囲第１項に記載の生産方法。
3. 【請求項３】前記保護層は窒化ケイ素の層であることを
   特徴とする特許請求の範囲第１項に記載の生産方法。
4. 【請求項４】前記半導体基板は単結晶シリコンから成る
   ことを特徴とする特許請求の範囲第１項に記載の生産方
   法。
5. 【請求項５】前記第一及び第二の導電性層の少なくとも
   一方は、多結晶シリコンから成ることを特徴とする特許
   請求の範囲第１項に記載の生産方法。
6. 【請求項６】前記第一、第二、及び第三の絶縁材の少な
   くともひとつは、二酸化ケイ素から成ることを特徴とす
   る特許請求の範囲第１項に記載の生産方法。
7. 【請求項７】基板がシリコンで作られているとき、工程
   ａ）及び工程ｆ）の少なくとも一方を、上記基板を熱酸
   化することにより行うことを特徴とする特許請求の範囲
   第６項に記載の生産方法。
8. 【請求項８】第一の導電性層がシリコンが出来ていると
   き、工程ｃ）が前記第一導電性層を熱酸化によって行わ
   れることを特徴とする特許請求の範囲第６項に記載の生
   産方法。
9. 【請求項９】互いに電気的に絶縁されている複数の記憶
   セルと複数の周辺制御回路を内蔵し、且つ記憶セルは前
   記第一の構成部分を構成し、周辺回路は前記第二の構成
   部分を構成し、特許請求の範囲第１項〜第８項のいずれ
   か１つに記載の生産方法によるEPROMの生産方法。