JPS58197776A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、浮遊グー）１Ｍ電界効果メモＩＪ　）ラン
ジスタを用い丸字導体メモリ装置に関するものである。

近年半導体メモリ装置の発展には目を見張るものがあシ
、素子構造をはじめあらゆる角度からその大容量化、高
性能化の研究が進められている０このうち、基本的に従
来からの電界効果トランジスタを用いながら大容量化、
高性能化をはかる有効な方法の１つにスケールダウンの
概念がある。。

これは、ＩＢＭのｉＬＨ，Ｄ＠ｍａｙ−が’Ｄｅｓｉｇ
　ｏｆ　Ｉｏｎ　−Ｉｍｐｌａｍｔ＠ｄ　　ＭＯ８ＦＥ
Ｔｓ　　ｗｉｔｈ　Ｖ＠１７　　Ｓｍ１ｌ　　Ｐｈｙｓ
ｉｃａｌ　　Ｄｉｍｍｓｉｏｍｓ　’　（ＩＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｄ　　８ｅ１１ｄ−８ｔａｔｅ　　
Ｃ１ｒｃｓｓｉｔ、Ｖｏｌ。

８Ｃ−９、Ｎｏ、　５　、Ｏｃｔ、　１９７４）などで
述べている概念で、メ％９装置に限らず半導体集積回路
全般に適用されるものであるが、費約ずれは、高集積度
。

高性能の半導体集積回路を実現する丸めには、基本的に
、 （１）集積回路を構成する電界効果トランジスタの各デ
ィメンジョンを小さくする。

（２）使用する電源電圧を小さくする。

（３１基板の不純物濃度を高くする。

ことを行なえばよいというものである。

ところが、この概念を浮遊ゲート型電界効果トランジス
タをマトリックス状に配列したメモリ装置に適用する場
合、チャネル長およびチャネル幅の縮小は可能であるが
、ゲート絶縁膜の厚みについては、これを容易に縮小す
ることはできない。

それは、との膜厚が薄いと、情報が早く揮発してしまう
ためである。

この発明は、このような状況に鑑みてなされたものであ
シ、その目的は、浮遊ゲート型電界効果メモリトランジ
スタを用いた高密度、高信頼性。

高動作速度のメモリ装置を提供するととｒｃある。

このような目的を達成するために、この発明は、周辺回
路を構成する電界効果トランジスタのゲート絶縁膜を、
メモリセルを構成する浮遊ゲート型電界効果トランジス
タのそれに対して薄く形成したもので娶る。以下、壺施
例を用いてこの発明の詳細な説明するが先ず、前記スケ
ールダウ／を電界効果トランジスタに適用した場合の効
果について説明する。

第１図（１）および（ｂ）は、Ｎ型チャネルのシリコン
ゲート型電界効果トランジスタを示す断面図および平面
図であ夛、同図において、ａＩ／Ｉｉ、半導体基板、α
υ、Ｑ３はソースおよびドレイ／、０はゲート、（１４
１は絶縁膜であシ、ソースおよびドレイン０υ、α４な
らびにゲート０は図上省略したが外部と電気的に接続さ
れている。

上記構成において、例えばチャネル長り、チャネル幅Ｗ
およびゲート絶縁膜厚ｔｏｘの各トランジスタ・ディメ
ンジョンをそれぞれ１／ｋにし、使用電源電圧をＩＡＫ
すると共に１半導体基板の不純物濃度をに倍にした場合
、集積回路としてのｉ１特性は、占有面積が１／に２、
）７ンジスタに流れる電流が”ｈｓゲデー容量（久方容
量）が１人、電源および容量で決まる集積回路としての
遅鷺時間がｌ／１ｌｃ１電流および電圧で決まる回路あ
たりの消費電力が１／′に２、消費１カ・連凧時間積が
１／に３とそれぞれ改善される。

このように、微細加工技術があれば、トランジスタの形
状を小さくする仁とにょシ特性を改善し、内容量化する
ことは比較的容易に行なえる。なお、上述し九例ではス
ケール７アクタとして一律Ｋｋを用いたが、これは個々
に別々の値をとってもよいことは勿論である。

次に、このようなスケールダウンの概念を浮遊ゲート型
電界効果トランジスタに適用する場合の問題点について
説明する。

浮遊ゲート型電界効果トランジスタは、第２因に示すよ
うな断面構造を有し、次のようにメモリとして動作させ
ることができる。即ち、半導体基板（２）の上の制御ゲ
ートＱυおよびドレイン（２）間に高電圧を印加すると
とによシトレイン近傍でアバランシェブレイクダウン現
象を生ゼしめ、生成された電子を浮遊ゲート（ハ）に注
入して情報を書込む。

消去は、紫外線を照射し、上記電子にエネルギを与えて
浮遊ゲート（ハ）から逃がすことによシ行なう。

ま九読出しは、浮遊ゲート＠の電荷の有無でトランジス
タのし専い値が異なる喪め、ドレイ／＠とソース−の間
に流れる電流量が変わることを利用して行なわれる。

ここで、上記注入電子は、絶縁膜（ハ）の存在によって
浮遊ゲート（ハ）に保持されるものであり、情報の保持
はこの絶縁膜（ハ）の膜質や膜厚に影響され、膜厚が薄
いと情報が早く揮発する。第３図に、との膜厚ｔ＠ｘｌ
　＝＝　４００ム、　ｔｏｘ２　＝　６００ムにした時
のメモリしきい値電圧の時間的変化を、ｔ＠ｘ、１　＝
−１０００ム。

ｔａｘｉ　＝　１２００２　の時と比較して示す。図中
、０）が前者、（ｃＯが後者の場合を示し、しきい値電
圧は、浮遊ゲート中の電子が多いはど高くなる。同図か
ら、膜厚が小さいと電子、即ち情報の保持時間が短くな
プ、信頼性に悪い影響を及はすことが分る。

また、膜に欠陥についても、情報の保持に関して膜厚が
小さい方が不良に至る確率が高い。

従って、このような浮遊デートａ電界効果メモリトラン
ジスタにおいては、前述しえよすな高集積化、高性能化
を実現するためのディメンジョンの縮小のうちチャネル
長りおよびチャネル幅Ｗの縮小は可能で、それによるス
ケールダウンのメリットを得ることは期待できるが、ゲ
ート絶縁膜厚については情報の保持時間の観点から制限
が生じる。

しかしながら、一般にゲート絶縁膜厚の細小は、先に掲
げ九文献にも述べられているようにしきい値電圧を下げ
、小さな振幅電圧で回路動作を可能にすることなどに貢
献する。

そこで、この発明は、このゲート絶縁膜厚の細小を、メ
モリセルを構成する浮遊ゲート型電界効果トランジスタ
以外の、例えばアドレスバッファ。

アドレスデコーダ、データ入出力回路等を含む制御回路
を構成する絶縁ゲート型電界効果トランジスタにのみ適
用したものである。

第４図は、この発明の一実施例を示す断面図でｔりシ、
同図において、（７）はマトリックス状に配列され九メ
モリトランジスタ群の１トランジスタ領域を示し、０１
Ｊは周辺回路を構成するトランジスタ群の１トランジス
タ領域を示す。また、（至）は半導体基板、關、−およ
び關、（至）はそれぞれメモＩＪ　）ランジスタ′およ
び周辺囲路トランジスタのソース。

ドレイン、ＯＵｔ素子間分離用の絶縁膜、＠は制御ゲー
ト、備は浮遊ゲート、−は浮遊ゲート−基板間のゲート
絶縁膜、＠υは制御ゲート−浮遊ゲート間のゲート絶縁
膜、（６）は周辺回路トランジスタのゲート−基板間の
ゲート絶縁膜である。

ここで、ゲート絶縁膜−９すυ、（６）の厚みをそれぞ
れｔ＠ｘ１　、　ｔａｇ　、　ｔｅｘ３として１ｔ・１
！　＜　ｔ＊ｘ１．　ｔｅｘｔ という関係をもたせ、ｔ＠ｘ１　、　ｔａｘ２は十分な
保持特性が得られる最小膜厚、例えば約７００ｘおよび
９００ｘとする一方、ｔＯｘ３は、高性能化を実現する
ために縮小した膜厚、例えば約４００Ｘに設定する。

メモリ装置のアクセスタイム、消費電力等は、殆んど、
メモリトランジスタに情報の書込み、読出し、もしくは
書込み９ｗｔ出し、消去を行なう制御回路によって決ま
ってしまうため、このように特に周辺回路のゲート絶縁
膜に重点的にスケールダウンの概念を導入してそのディ
メンジョンを小さくしたことによシ、信頼性、特に情報
の保持特性ｔ−何ら損うことなく、スケールダウンによ
るメリットを十分に生かした高集積度、高性能の浮遊ゲ
ート型のメモリ装置を実現することができる。

第５図は、このようなメモリ装置の全体構成を示すブロ
ック図である。即ち、同図において、鏝はマトリックス
状に配列した浮遊ゲート型電界効果トランジスタからな
るメモリ、６υ、■はアドレスデコーダ、關はアドレス
バッファ、（ロ）はデータ入出力回路、槌は書込み、読
出し等の制御回路を示し、端子ム、Ｂ、Ｃはそれぞれア
ドレス入力端子、データ入出力端子、制御入力端子を示
す。

なお、上述した実施例において、チャネル長りやチャネ
ル幅Ｗについては、周辺回路トランジスタおよび浮遊ゲ
ート型メモリトランジスタ共に、必ｇ！に応じてディメ
ンジョンの縮小を行ない、スケールダウンのメリットを
得ることができる。ま友、その場合の縮小率は、使用す
る回路や電圧。

その他の使用条件を加味して任意に設定することが可能
でアシ、それらについて−律に定める必要はないことは
先にも述べ九通夛である。

以上述べえように、この発明によれば、周辺（ロ）路ト
ランジスタのゲート絶縁膜を浮遊ゲート型メモリトラン
ジスタのそれに対して薄く形成し、前者について重点的
にスケールダウンを導入したため、極めて高い集積度、
４Ｍ頼性および動作速度を有する浮遊ゲート型メモリ装
置を実現することが可能となった。

【図面の簡単な説明】

第１図（ＩＬ）および伽）は絶縁ゲート型トランジスタ
を示す断面図および平面図、Ｗ、２図は浮遊ゲート型電
界効果トランジスタを示す断面図、第３図は上記浮遊ゲ
ート型電界効果トランジスタのしきい値電圧の時間変化
をゲート絶縁膜厚をパラメータとして示したグラフ、第
４図はこの発明の一実施例を構成するトランジスタを示
す断面図、第５図は上記実施例の全体構成を示すブロッ
ク図である。 （至）・・・・メモリトランジスタ領域、６υ・・・・
周辺回路トランジスタ領域、（至）・・・・制御ゲート
、（至）・・・・浮遊グー）、［、（４１）、（６）・
・・・ゲート絶縁膜、−・・・・メモリ、Ｅｌ）、Ｆｔ
３・・・・アドレスデコーダ、Ｑ・・・・アドレスバッ
ファ、―・・・・データ入出力回路、回・・・・制御回
路。 代理人　葛　野　信　−（外１名） 第１図 第２図 第３図 ４図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成し九第１の絶縁膜と、この第１の絶
   縁膜上に形成しえ浮遊ゲートと、この浮遊ゲート上に形
   成した１１２の絶縁膜と、この絶縁膜上に形成した制御
   ゲートとを備えた浮遊ゲート型電界効果メモリトランジ
   スタをマトリックス状に配列すると共に、半導体基板上
   に形成したｔ！ｌＩ３の絶縁膜と、この第３の絶縁膜上
   に形成したゲートとを備えた複数の電界効果トランジス
   タにより周辺回路を構成し、この周辺回路を構成する電
   界効果トランジスタの少なくとも１個の前記第３の絶縁
   膜を、前記各浮遊ゲート型電界効果メモリトランジスタ
   の第１およびＩｉ２の絶縁膜よシも薄く形成したことを
   特徴とする半導体メモリ装置。