JPH11297865A - フローティングゲートメモリデバイス - Google Patents

フローティングゲートメモリデバイス

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JPH11297865A
JPH11297865A JP11129098A JP11129098A JPH11297865A JP H11297865 A JPH11297865 A JP H11297865A JP 11129098 A JP11129098 A JP 11129098A JP 11129098 A JP11129098 A JP 11129098A JP H11297865 A JPH11297865 A JP H11297865A
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drain
band
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JP11129098A
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English (en)
Inventor
Churun Guo Ii
チュルン グオ イー
J Tsuai W
ジェイ ツァイ ダブリュー
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Micronics Int Co Ltd
Macronix International Co Ltd
Original Assignee
Micronics Int Co Ltd
Macronix International Co Ltd
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Abstract

(57)【要約】 【課題】従来のセルより速くプログラミング動作を可能
にする新規なフラッシュメモリセル及び動作バイアスの
手法を提供する。 【解決手段】本発明は、プログラムされるべきセルにお
けるバンド・ツー・バンドのトンネリングを誘導した熱
い電子注入、及び３重ウエルのフローティングゲートメ
モリ構造を使用する。本発明は、チャネル近くのソース
１３及びドレインの１４一方に半導体本体からバンド・
ツー・バンドのトンネル電流を誘導し、熱い電子注入を
フローティングゲート１５に誘導するために、正のバイ
アス電位を制御ゲートに印加する。ソースとドレイン端
子の他方はフロートされ、端子を通して電流が流れない
ように切断されている。バンド・ツー・バンドのトンネ
ル電流は、ソースとドレインの一方に基準電圧を印加し
て行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、不揮発性メモリデバイ
スに関し、特に、高速プログラミングを可能とするフロ
ーティングゲートトランジスタに基づいた改良された不
揮発性メモリに関する。
【０００２】
【従来の技術】フラッシュメモリは、不揮発性メモリの
集積回路に分類される。フローティングゲートセルのメ
モリ状態は、フローティングゲートにトラップされた電
荷の量によって決定される。フラッシュメモリの動作
は、フローティングゲートから電荷を注入するため、或
いは取り除くために使用される技術に大きく依存する。
低い電力消費、或いは高速の書き込みおよび読み取りば
かりでなく低電圧動作への適応性は、高密度フラッシュ
メモリに対して望ましい特徴を構成し、ポータブル装置
における大量の記憶媒体として用いられる。高密度およ
び高性能フラッシュメモリを開発するために多くの努力
が払われている。しかし、未だ改良されるべき重要な特
徴が残っている。それらの２つは、低電圧動作と高いプ
ログラム／消去(PGM/ERS) のサイクリング耐久性であ
る。フラッシュメモリは、通常ファウラー−ノードン(F
owler-Nordon: FN) のトンネリングを用いて、トンネル
酸化物を通して電子を注入し、放出する。これは、高電
界が高いPGM/ERS 速度を達成するためにフラッシュメモ
リに対して必要とされ、また高電圧が少なくともチップ
内で必要であることを意味している。高電界および高電
圧の要求性能のいずれもが、低電圧動作および高いPGM/
ERS のサイクリング耐久性に反している。
【０００３】電子をフローティングゲートへ注入するた
めに用いられる種々の従来技術のプログラムＰＧＭ動作
スキームの全てに関連した欠点がある。チャネルの熱い
電子注入(Channel Hot Electron Injection: CHEI)は、
高電流、高電力を要求し、そして過剰消去されたセルに
対する熱いホール注入(Hot Hole Injection: HHI) の問
題を生じる。ドレイン・アバランシェ・ホット・キャリ
ア(Drain Avalanche Hot Carrier: DAHC) は、低速度で
あり、ＨＨＩを誘発する信頼性問題を被る。ファウラー
−ノードン(Fowler-Nordon: FN) のトンネリングは、速
度／信頼性のトレードオフに悩む。高速度は、厳しいス
トレスと高電界によると信頼性の低下を招く。チャネル
のＦＮトンネリングは、基板のＨＨＩが増大するＦＮ電
流の下で避けることができないという欠点に悩される。
エッジのＦＮトンネリングは、重大な信頼性の問題を招
く、バンド・ツー・バンドトンネリング（ＢＢＴ）を生
じるＨＨＩに悩まされる。
【０００４】従って、デバイスの全体の性能を改善する
ために、フローティングゲートメモリアレイのプログラ
ミングの速度と効率を上げる、フラッシュメモリセルの
設計および動作技術を提供することが望まれる。更に、
フラッシュメモリの動作技術は低い電源電圧に適してい
ることが望まれる。
【０００５】
【発明の概要】本発明は、プログラムされるべきセル、
および３重ウエルのフローティングゲートメモリ構造を
使用した１つの実施形態におけるバンド・ツー・バンド
・トンネリングを生じた熱い電子注入(band to band tu
nneling induced hoto electron injection: BBTHEI)の
使用に基づいて、従来の手法より著しく速く、より効率
的なプログラミング動作を可能にする新規なフラッシュ
メモリセルの構造および動作バイアス手法を提供する。
従って、本発明は、セルが半導体基板における絶縁ウエ
ル内のチャネルウエルに形成される、フローティングゲ
ートメモリセルをプログラムする方法として特徴づけら
れることができる。例えば、ｐ型半導体基板に、深いｎ
型絶縁ウエルが形成される。この絶縁ウエル内に、ｐ型
チャネルウエルが形成される。フローティングゲートメ
モリセルは、セルのチャネル領域がチャネルウエルに存
在するように、チャネルウエル内に形成される。本発明
は、またバイアス電位を受けることができる他の半導体
本体に与えられることもできる。
【０００６】本方法は、半導体本体からチャネルに近い
ソースとドレインの一方へバンド・ツー・バンドのトン
ネル電流を誘導するステップ、および正のバイアス電位
を制御ゲートに与えて、熱い電子注入をフローティング
ゲートに誘導するステップを有する。ソースとドレイン
の端子の他方は浮かされ、電流が端子をとおして流れな
いように切断されている。バンド・ツー・バンドのトン
ネル電流は、基準電位を半導体本体上の負のバイアス電
圧に関してソースとドレインの一方に与えることによっ
て誘導され、バンド・ツー・バンドのトンネル電流のた
めの条件を確立する。例えば、ほぼ０ボルトの基準電位
がドレインに印加され、約−４ボルトから−８ボルトの
負のバイアスが半導体本体に印加され、そして約＋６ボ
ルトから約＋１０ボルトの範囲にある正電圧が制御ゲー
トに印加される。
【０００７】好適な例において、基準電位を受けるソー
スとドレインの一方を通るバンド・ツー・バンドのトン
ネル電流は、バンド・ツー・バンドのトンネル電流を誘
導するステップ中に約１乃至１０ナノアンペアの範囲に
あり、誘導された熱い電子注入は、バンド・ツー・バン
ドのトンネル電流の約０．５乃至１％である。制御ゲー
トに印加された正のバイアス電位は、初期のレベルから
最後のレベルまで約５から１００マイクロ秒の間隔で傾
斜されている。１つの例に対して、制御ゲート電圧は、
１０マイクロ秒の間隔にわたって、約６．５ボルトから
約１０ボルトまで傾斜されている。本発明によるフロー
ティングゲートトランジスタは、例えば上記のチャネル
ウエルのような第１の型のドーパントの第１の濃度を有
する半導体本体を有する。ソースは、第２の型のドーパ
ントの第１の濃度を有する半導体本体に形成され、ドレ
インは、第２の型のドーパント（ソースドーピングと同
じか、或いはそれとは異なっていてもよい）の第２の濃
度を有して形成される。ソースとドレイン間の半導体本
体におけるチャネルは、チャネルの表面近くに約１×１
０18/cm3或いはそれより高い範囲にある第１の型のドー
パント濃度を有する。半導体本体からチャネル近くのソ
ースとドレインの一方へバンド・ツー・バンドのトンネ
ル電流を誘導し、バイアス電圧を制御ゲートへ印加し
て、上述のように熱い電子注入をフローティングゲート
へ誘導するために、メモリデバイスを伴うリソースが含
まれる。
【０００８】チャネルの表面近くのドーパントの増加し
た濃度は、バンド・ツー・バンドのトンネル効果を増す
ために利用される。上述の条件の下で、ドーピング濃度
が１×１０18から１×１０19/cm3のオーダーのレベルに
達すると、著しいバンド・ツー・バンドのトンネル電流
を生じることが判った。また、フローティングゲートト
ランジスタのようなＭＯＳデバイスに対して、ゲート電
極がソースとドレインの一方のチャネル接合上に配置さ
れる場合、バンド・ツー・バンドのトンネル電流はゲー
トバイアスによって強く影響される。バンド・ツー・バ
ンドのトンネル電流は、チャネルの表面近くのドーピン
グ濃度を増大するために、チャネルにおいて浅いセルの
注入ドーズ量を与えることによって増大される。従っ
て、本発明の１つの具現化によると、半導体本体は、表
面の約０．２ミクロン内に１×１０18/cm3或いはそれよ
り高い範囲にある第１の型のドーパント濃度を有する。
この第１の型のドーパントの増加した濃度は、約１００
ｋｅＶ（キロエレクトロンボルト）と１５０ｋｅＶの
間、１つの例として約１２５ｋｅＶのエネルギーにおい
て１０13/cm2のオーダーの濃度を有するドーパントの深
い注入と協同して、約７０ｋｅＶと４０ｋｅＶの間、１
つの例として約５０ｋｅＶのエネルギーにおいて１０13
/cm2のオーダーの濃度を有するドーパントの浅い注入に
よって確立される。
【０００９】従って、本発明は、またバンド・ツー・バ
ンドのトンネリングを誘導する熱い電子注入に適合した
フローティングゲートメモリデバイスを製造する方法を
提供する。この方法は、半導体基板上に第１のドーパン
ト型を有し、半導体基板から絶縁された半導体本体を形
成するステップと、前記半導体本体のソースとドレイン
領域に第２のドーパント型を注入するステップと、チャ
ネル領域の表面近くの第１の型のドーパント濃度が半導
体本体およびソースとドレインの一方の間にバンド・ツ
ー・バンドのトンネル電流を増大するのに充分であるよ
うに、ソースとドレイン領域間のチャネル領域の半導体
本体に第１のドーパント型を注入するステップと、ソー
スとドレイン領域の一方の間のチャネル領域と接合上に
トンネル誘電体、前記トンネル誘電体上にフローティン
グゲート、前記フローティングゲート上に第２の誘電
体、および前記第２の誘電体上に制御ゲートを形成する
ステップ、を有する。
【００１０】半導体基板は、第１の導電型のドープされ
た半導体材料を有し、１つの好適な具現化において、半
導体本体を形成するステップは、第２の型のドーパント
を比較的深く注入して、前記基板に第２の導電型の深い
ウエルを形成するステップと第１の型のドーパントを注
入して、前記深いウエルに第１の導電型のウエルを形成
するステップを有する。半導体本体のチャネル領域内に
第１の型のドーパントを注入するステップは、前記チャ
ネルにおいて約７０ｋｅＶと４０ｋｅＶ間のエネルギー
で１０13/cm2のオーダーの濃度を有する第１の導電型の
ドーパントを注入し、且つ約１００ｋｅＶと１５０ｋｅ
Ｖ間のエネルギーで１０13/cm2のオーダーの濃度を有す
る第１の導電型のドーパントを注入するステップを有す
る。
【００１１】従って、デバイスの非常に低い電流と低い
電力のプログラミングを可能にする新規なフローティン
グメモリプログラミング技術が提供される。本発明の技
術を利用して、バイト当たり１マイクロアンペアより小
さなプログラミング電流が実現される。更に、低いゲー
トバイアスがプログラミング中に殆ど酸化物のストレス
を誘発しない。１０ボルト以下のゲートバイアスで、バ
イト当たり約１０〜１５マイクロ秒の速いプログラミン
グが達成できる。更に、非常に高い熱い電子注入効率が
達成される。約１から１００のゲート電流とドレイン電
流の比が達成できる。本発明の他の特徴と利点は、図
面、詳細な説明および特許請求の範囲を精査することに
より理解されるであろう。
【００１２】
【実施の形態】図面を参照して、本発明の好適な実施形
態の詳細な説明を行う。図１は、本発明による３重ウエ
ルのフローティングゲートメモリセルの基本構造を示
す。図１に示されるように、好ましくは、基板１０は、
ｐ型ドーピングを有するシリコンである。深いｎ型ウエ
ルＮＷＤ１１はこの基板１０に形成される。深いｎ型ウ
エル１１の内部にｐ型ウエルＰＷＩ１２が含まれる。ｎ
型ソース１３とｎ型ドレイン１４がｐ型ウエル１２の内
部に含まれる。フローティングゲート１５とトンネル絶
縁体１６を有するフローティング構造がソース１３とド
レイン１４間のチャネル領域上に形成される。制御ゲー
ト１７とインターポリ絶縁体１８を含む制御ゲート構造
がフローティングゲート１５上に形成される。
【００１３】深いｎ型ウエル１１は、デバイスのための
絶縁ウエルとして働く。ｐ型ウエル１２はセルのための
半導体本体として働くチャネルウエルを備える。ｎ型ソ
ースとドレイン構造はｐ型ウエル１２内に形成され、絶
縁ウエル１１によって基板１０から絶縁されるｐ型ウエ
ルにチャネルを確立する。図１において、バイアス点２
０〜２４がこの構造のために示されている。バイアス点
２０は絶縁のために用いられる深いｎ型ウエル１１に結
合される。接点２１はソース端子１３に結合される。接
点２２はセルの制御ゲートに結合される。接点２３はド
レイン領域１４に結合される。接点２４はチャネルウエ
ル１２に結合される。これらの端子はプログラミング、
プリプログラミングおよび消去を行うためにバイアスさ
れる。
【００１４】従って、フラッシュメモリセルは、３重ウ
エルＣＭＯＳプロセスを用いて製造される。トンネル酸
化物とインターポリ誘電体の厚さは、例えば、それぞれ
１００および１６０オングストロームである。このセル
は、周りの深いｎウエルと共にｐウエルに形成される。
２重チャネル注入が行われる：それらの一方は、小さな
注入エネルギーの約５０ｋｅＶを伴う浅いセル注入と呼
ばれ、他方は、約１００ｋｅＶを越える高注入エネルギ
ーを伴う深いセル注入と呼ばれる。浅いセル注入と深い
セル注入の双方に対する注入の種はｐ型、好ましくは、
ホウ素である。これにより、約１×１０18/cm3以上のよ
うな、チャネルの表面近くにｐ型ドーパントの高い濃度
の、点線３２によって概略された“ｐ＋”シンボルによ
って図式的に表された領域を生じ、ＨＥＩを供給するた
めに、ＢＢＴ電流と電子／ホール対３３の発生を増大す
る。
【００１５】本発明による一例のフラッシュセルの主な
特徴は、（１）３重ウエルがＰ31の注入で先ずＮウエル
形成およびそれにつづく高温、長時間のドライブイン
（即ちアニール）によって作られること、（２）２重セ
ル注入が浅いセル注入（エネルギー〜５０ｋｅＶ）およ
び深いセル注入（エネルギー〜１００ｋｅＶ）として示
された、２重エネルギーと２重ドーズ量を伴うＢ11によ
って行われること。それぞれの目的は、セルＶT の調整
および浅いセル注入によって実現された増大されたＢＢ
Ｔ状態と深いセル注入によって達成されたアンチパンチ
スルー(anti-punch through)である。（３）埋め込まれ
たソースとドレイン（Ｓ／Ｄ）は、重いドーズ量Ａ75を
伴うＳ／Ｄ注入およびそれに続く湿った酸化プロセスを
伴う熱供給(thermal budget)によって形成される。ドー
パント増強酸化のメカニズムによって、フィールド酸化
物状の領域がソースとドレイン（埋設されたソース酸化
物 (buried-source-oxide: bsox)或いは埋設されたドレ
イン酸化物(buried-drain-oxide: bdox)) によって形成
される。
【００１６】バンド・ツー・バンドのトンネリング（Ｂ
ＢＴ）は、チャネルドーピング濃度が約１×１０18から
１×１０19/cm3までのオーダーのあるレベルに達する
と、この構造において著しくなる。チャネルからＳ／Ｄ
接合までの上に位置されるゲート電極を有する。ＭＯＳ
デバイスに関する限り、ＢＢＴはゲートバイアスによっ
て強く影響を受ける。この動作において、ＢＢＴは浅い
セル注入のドーズ量を増加することによって増強される
ことは明らかである。図２は、幾つかの２重セル注入に
関連したホウ素の注入されたプロフィール（注入されプ
ロフィールは、イオン注入の瞬間において、如何なる熱
供給も行わないで形成されたプロフールを意味する）を
示す。このシミュレーションにおいて、深い注入条件は
１２５ｋｅＶおよび１．５×１０13cm-2に固定され、一
方幾つかの浅いセル注入ドーズ量は、５×１０12、７．
５×１０12、１．０×１０13および２．０×１０13cm-2
に対してそれぞれ描かれている。これらの１次元プロッ
トは、Ｓi 表面からバルクまで中央のチャネル領域に沿
って切られている。完全な熱供給後に生成された実際の
プロフィールについては、広範な熱サイクル（トンネル
酸化物の成長、ｂｓｏｘの成長、セルの再酸化、ポリ・
ドーパントのドライブイン、ゲート酸化、ソース／ドレ
イン注入アニーリング等）に従ったホウ素の再分布を計
算するために、複雑な拡散モデルが用いられる。図３に
示されたこのシミュレーションの結果は、上述の全工程
の熱サイクルがバルクから表面までホウ素の再分布を導
き、ホウ素の表面濃度は、図２と図３を比較すると著し
く増強されていることを明白に示している。前述のよう
に、ＢＢＴは、約１×１０ 18から１×１０19/cm3までの
オーダーのあるレベルに達すると著しくなる。この例に
対して、図３に、２．０ｅ13cm-2より小さくない、表面
の約０．２ミクロン内に約１×１０18/cm3の要求された
ドーピング濃度のレベルに達する適切な浅いセル注入の
ドーズ量が示されている。
【００１７】また、図１にはチャネルウエルＰＷＩ１２
と絶縁ウエルＮＷＤ１１間のＰ−Ｎ接合、および基板１
０と絶縁ウエル間のＰ−Ｎ接合が示されている。基板が
絶縁ウエル１１に近いか、或いはそれより小さなレベル
でバイアスされる限り、ダイオードシンボル３１によっ
て表されたＰ−Ｎ接合は非導通である。また、チャネル
ウエル１２が絶縁ウエルに近いか、或いはそれ以下にバ
イアスされる限り、ダイオードシンボル３３によって表
されたＰ−Ｎ接合も非導通である。バイアス回路３５
は、以下に記載されたバンド・ツー・バントのトンネリ
ングを誘導した熱い電子注入に対する端子２０−２４へ
電位を与える。接地２５に結合されたｐ型基板１０にお
けるｕ型デバイスに対するプログラミングバイアスが一
例として表１に示される。
【００１８】
【表１】 比較のために、表２は、ｎ型デバイスにおける従来のプ
ログラミング技術に対するバイアス条件と本発明による
ＢＢＴ−ＨＥＩに対するバイアス条件を示している。
【００１９】
【表２】 表２におけるε0xとして示されたトンネル酸化物を横切
る電界の大きさは、あるＰＧＭ速度に対応して特定され
る。チャネルＦＮおよび／またはエッジＦＮに対して、
１０Ｍｖ/cm （センチメートル当たりメガボルト）と同
程度のε0xは、ＰＧＭ時間を１〜１０ms（ミリ秒）のオ
ーダーに維持する必要がある。ＣＨＥＩに関して言え
ば、１０μｓ（マイクロ秒）のオーダーの非常に短いＰ
ＧＭ時間が５Ｍｖ/cm より大きくないε0xによって達せ
られる。しかし、大きなチャネル導通電流から生じる電
力消費とローディング効果が、ＣＨＩに対して低電力の
適用を得るには障害となる。ＤＡＨＣは、ＣＨＥＩと比
較して実質的に小さなゲート電流のためにＰＧＭよりむ
しろソフトＰＧＭに対して用いられる。ＤＡＨＣによっ
て得られる利点は、大きなセクターサイズのソフトＰＧ
Ｍに有利であるチャネル導通電流の減少である。しか
し、熱いホール注入(hot-hole-injection:HHI)は、ＤＡ
ＨＣの間避けることができず、ＨＨＩは、セルの信頼性
低下を招くであろう。
【００２０】図４は、ＣＨＥＩに対する６．６ボルトか
ら７ボルトまでとＣＡＨＣに対する５．４ボルトから７
ボルトまでのドレイン電圧、および２つの温度に対する
ＣＨＥＩとＤＡＨＣに対応するゲート電流ＩG 対ゲート
電圧ＶG 特性を示す。これらは、予定の比較的高いドレ
イン電流に近づく。本発明において、基板ＢＢＴが誘導
したＨＥＩは、図５に示されるように、約１０-2のオー
ダーの増大したゲート電流の注入効率を与える。大きな
ゲート電流が小さな基板電流を伴って得られ、これは高
速で低電力応用に有利である。図６と図７に本発明によ
る絶縁ウエルとチャネルウエルを配列するための２つの
基本的なアーキテクチャが示されている。図６は、フロ
ーティングゲートメモリセルの対応する複数の分離アレ
イと共に、複数のチャネルウエルがある実施の形態を示
す。図６において、半導体基板は、外側のボックス１０
０によって表されている。絶縁ウエルはボックス１０１
である。図においてチャネルウエルはチャネルウエル１
０２、チャネルウエル１０３およびチャネルウエル１０
４を含む。図に表されているように、各々の１つにフロ
ーティングゲートメモリセルの対応するアレイを有する
多くのチャネルウエルがあってもよい。図６のデバイス
におけるフローティングゲートメモリセルのアレイは、
ドレインとソース拡散領域、およびワードラインを有す
る単純化されたフォーマットに示されている。図には示
されていないが、全ビットライン、ブロック選択回路、
および構造を完成するために必要な他の回路は、所謂当
業者によって充分理解されるであろう。例えば、このア
ーキテクチャは、米国特許第 5,399,891号、第 5,414,6
64号及び第 5,526,307号に記載されたように具現化され
る。これらの特許の全ては、ここに記載されたものとし
てレファレンスによって援用される。図６と図７のドレ
イン−ソース−ドレイン構造が今選ばれているが、他の
アーキテクチャ、例えば連続したアレイを有する仮想接
地アーキテクチャも適している。
【００２１】この例において、複数のドレイン−ソース
−ドレイン構造がチャネルウエル１０２に示されてお
り、そこでドレイン拡散１０６、ソース拡散１０７およ
びドレイン拡散１０８は、セルの２つの列を画定し、ま
たそこでワードライン１１０、１１１、１１２、１１３
は、メモリセル上でドレイン拡散１０６、ソース拡散１
０７およびドレイン拡散１０８と交差する。チャネルウ
エル１０２内に、他のドレイン−ソース−ドレイン構造
１１５、１１６が含まれ、チャネルウエル１０２内にア
レイを備える。図に示されているように、絶縁ウエル１
０１、ドレイン拡散領域１０６と１０８、およびソース
拡散領域１０７は、全て同じ導電型、好ましくはｎ型を
有している。基板１００とチャネル領域１０２は、何れ
も同じ導電型、好ましくはｐ型である。
【００２２】他のチャネルウエル１０３と１０４のアレ
イは、同様な構造に構成される。従って、チャネルウエ
ル１０３に対して複数のワードライン１２０が含まれ
る。ワードライン１２０と交差するチャネルウエル１０
３内のドレイン−ソース−ドレイン構造１２１、１２
２、１２３はフラッシュメモリセルのアレイを形成す
る。同様に、チャネルウエル１０４は、ワードライン１
３０およびドレイン−ソース−ドレイン構造１３１、１
３２、１３３から構成されるフラッシュメモリセルのア
レイを有する。このアーキテクチャは、チャネルウエル
１０３のようなチャネルウエルのブロックサイズと等し
いブロックサイズを有するアレイを消去することが望ま
しいシステムに適している。チャネルウエルは、選択さ
れないセルの妨害を避け、基板上のアレイの外部にある
周辺装置上のストレスを減少するために個々にバイアス
されることができる。
【００２３】小さなアレイ、小さな全体の集積回路のた
めに、図７のアーキテクチャが適している。図７のアー
キテクチャによると、基板２００は第１の導電型、例え
ばｐ型を有している。絶縁ウエル２０１は第２の導電
型、好ましくはｎ型を有している。チャネルウエル２０
２は絶縁ウエル内に形成され、基板の導電型と同じ導電
型を有している。フローティングゲートメモリセルの複
数のブロックはチャネルウエル内に形成されて、大きな
アレイを生成する。従って、第１のブロックは、ドレイ
−ソース−ドレイン構造２１０、２１１、２１２のセッ
トおよびワードライン２１３のセットを含む。個々のフ
ラッシュメモリセルはソースとドレイン拡散の間で、ア
レイのワードラインの下にある。セルの第２のブロック
は、ワードライン２２３を有するドレイ−ソース−ドレ
イン構造２２０、２２１、２２２により形成される。セ
ルの第３のセットは、ワードライン２３３を有するドレ
イ−ソース−ドレイン構造２３０、２３１、２３２によ
り形成される。
【００２４】図８は、本発明の３重ウエルのアーキテク
チャを用いるフローティングゲートメモリアレイを含む
集積回路メモリデバイスの簡単化した図を与える。従っ
て、半導体基板４００は、フローティングゲートメモリ
セルのアレイ４０３用の絶縁ウエル４０１とチャネルウ
エルのセット４０２−１、４０２−２、４０２−３、４
０２−４を含む。好適な実施の形態において、基板４０
０はｐ型である。絶縁ウエル４０１はｎ型である。チャ
ネルウエル４０２−１〜４０２−４はｐ型であり、フロ
ーティングゲートメモリアレイ４０３におけるセルのソ
ースとドレインはｎ型である。このアレイのアーキテク
チャは、デバイスが設計される特定の使用に依存して、
図６および図７のアーキテクチャに従って具現化するこ
とができる。図８において、チャネルウエル４０２−
１、４０２−２、４０２−３、４０２−４を有する図６
のアーキテクチャが示されている。
【００２５】基板４００上の周辺回路は、アレイに結合
される。周辺回路は制御状態マシン４１８を含み、消
去、読み取り動作ばかりでなくプログラミングとしてバ
ンド・ツー・バンドのトンネリングを誘導した熱い電子
注入を制御し、実行するためのロジックを有している。
データの入力／出力ロジック４１０はソースデコーダー
／Ｙデコーダー４１１に結合される。このソースデコー
ダー／Ｙデコーダー４１１はアレイのビットライン４１
９とソースライン（図示せず）に結合され、読み取りや
プログラミングのためアレイへのアクセスを与える。ま
た、周辺回路は、アレイ用のワードラインとブロック選
択ドライバーを含むＸデコーダー４１２を有する。この
Ｘデコーダー４１２は、ワードライン４１３と列にアク
セスするための他の制御ライン、およびフローティング
ゲートメモリアレイ４０３におけるセルのブロックに結
合される。アドレス入力／出力（Ｉ／Ｏ）ロジック４１
４は、Ｘデコーダー４１２とライン４１５、４１６およ
び４１７を通ってＹデコーダー４１１に結合される。ま
たアドレスＩ／Ｏロジック４１４は状態マシン４１８に
結合される。
【００２６】基板４００は、また電源回路４２０を含
む。この電源回路は、ライン４２１で外部のグランドと
ライン４２２で外部の電源電圧ＶＤＤに接続される。外
部の電源電圧ＶＤＤは、好ましいシステムにおいては、
約２ボルト或いはそれ以下から約５ボルトまでの範囲に
ある。３重ウエルアーキテクチャに対する上述のバイア
ス条件を達成するために、電源回路４２０がグランド
（ＧＮＤ）、ＶＤＤ、正の高電圧、負の高電圧を絶縁ウ
エル４０１、チャネルウエル４０２、アレイ４０３にお
けるソースとドレイン領域、およびワードライン４１３
に供給するために用いられる。従って、電源回路４２０
は電圧ドライバー、電荷ポンプおよびバイアス電圧を発
生するために利用されるたの回路を含み、メモリデバイ
スのプログラム、消去、プリプログラムおよび読み取り
動作を駆動する。従って、図８に示されるように、電源
回路４２０は、ワードライン４１３を介してアレイにお
けるセルの制御ゲート上にバイアスレベルを制御するた
めのＸデコーダー４１２にライン４２５をとおして結合
される。また、電源回路４２０は、ビットライン４１９
をとおしてセルのソースとドレイン端子上にバイアスを
制御するためのソースデコーダー／Ｙデコーダー４１１
にライン４２９をとおして接続される。他のシステムに
おいて、ビットラインと関係なく特別なソースバイアス
ラインをとおして、ソース電位が与えられ、またソース
はフロートされてもよい。
【００２７】電源回路４２０は、ライン４２７をとおし
て絶縁ウエル４０１に結合される。この電源回路４２０
は、電源ライン４２８をとおして複数のチャネルウエル
４０２−１〜４０２−４に接続され、各チャネルウエル
に対して個々に制御可能である。状態マシン４１８は、
電源回路を制御して、選択されたチャネルウエル、絶縁
ウエルおよび他の端子を正しくバイアスする。図に示さ
れるように、ｐ型チャネルウエルは、図６のアーキテク
チャによって６つのユニット４０２−１〜４０２−４に
おいて具現化される。他のシステムは単一のバイアスラ
インがチャネルウエルに対して必要とされる図７のアー
キテクチャを有する。図９は、１６Ｍフラッシュセルデ
バイスに対する測定されたＩD とＩG 対ＶDを示す。バ
イアス条件は、フロートされたソースと基板に印加され
た負のバイアス（ＶB ＝−５，−６ｖ）である。約１０
-2の極端に高いゲート電流注入速度が達成される。約５
０ｐＡのＩG が５ｎＡの非常に小さなドレイン電流（Ｉ
D ）とともに得られることが明らかに図９に示されてい
る。
【００２８】図１は、スタックゲート・ｎチャネル・フ
ラッシュセル・デバイスと低い電流の高速ＰＧＭに対す
る提案された新規のバイアススキームを示す。シミュレ
ーションは構築されたデバイス構造と提案されたバイア
ススキームに基づいて行われる。図１０Ａ，図１０Ｂ，
図１０Ｃは、ＳＣ２ｅ１３ＤＣ１．５ｅ１３（浅いセル
ＳＣ／深いセルＤＣのドーズ量＝２×１０13/cm2および
１．５×１０13/cm2）を有するセルデバイスに対するシ
ミュレーションによって計算されるＰＧＭのトランジェ
ント特性を示す。−７ｖ，−７．５ｖおよび−８ｖの負
の基板バイアスが図１０Ａ，図１０Ｂ，図１０Ｃのそれ
ぞれに印加される。制御ゲートに与えられる正の制御ゲ
ートバイアスは６．５ｖから１０ｖまで傾斜される（Ｖ
CGは１０ｖへ傾斜される６．５ｖである）。傾斜時間
は、負の基板バイアスの大きさ（｜Ｖ B ｜）によって変
化される。｜ＶB ｜が高くなればなる程、ＩG は大きく
またＰＧＭは速くなり、そのため小さな傾斜時間が必要
となる。最適な傾斜時間は、傾斜中にＩG とＩD が一定
に保たれるように特定される。セルの注入条件の他のセ
ットに対して、いろいろな傾斜速度を有するＰＧＭのト
ランジェント特性であるＳＣ１ｅ１３ＤＣ３ｅ１３が図
１１に示されている。ＰＧＭ時間は、１５ｆＣ／ｕｍ、
即ちＱFG＝−Ｉ１５ｆＣ／ｕｍのフローティングゲート
電荷を達成するために必要な時間として定義され、Ｉ
BBT,MAX は傾斜中に最大の漏洩電流である。いろいろな
バイアス条件と傾斜速度を有するいろいろなセル注入条
件に対するＰＧＭ時間とＩBBT,MAX は表３に概略され
る。
【００２９】
【表３】
【００３０】図１２Ａ，図１２Ｂおよび図１２Ｃは、Ｓ
Ｃ２ｅ１３ＤＣ１．５ｅ１３を有するセルデバイスのた
めのシミュレーションによって計算されたＰＧＭ中のＩ
G とＩD 特性を示す。バイアススキームは図１０Ａ−図
１０Ｃに対して記載されている。明らかに、ＶB ＝−８
ｖに対して、最適な傾斜時間は、傾斜ＶCG中のオーバー
シュートからＩD とＩG へ約１０μｓである。図１３は
ＶB ＝−７．５ｖを有するＳＣ１ｅ１３ＤＣ３ｅ１３に
対する結果を示している。表４において、ＩD＝
ＩBBT 、ＩG ＝ＩHEおよびゲート注入速度は、セルの注
入条件のいろいろなセットに対して概略されている。計
算されたゲート注入速度は、図９に示された測定された
結果と一致する約０．５から１×１０-2の範囲にある。
【００３１】
【表４】
【００３２】ｐ型の選択はＰソース或いはドレイン領域
に逆バイアスが印加されるｐチャネルセルデバイスに基
づかれている。ＢＢＴはＰソース或いはドレインに印加
された負のバイアスおよびゲートに印加された正のバイ
アスによって支援された厳格なバンドベンディングによ
って生じる。ＢＢＴは、電子−ホール対およびドレイン
から基板への漏洩電流ＧＩＤＬ(Gate-Induced-Drain-Le
akage)の発生へ導く。ｐチャネルデバイスのＧＩＤＬは
負にバイアスされたドレインによってドリフトされたホ
ール電流から与えられ、一方そのままにされた電子は、
正にバイアスされたゲートに注入される。ゲート電流に
対して応答可能なこのようなメカニズムはＢＢＴを誘導
する熱い電子注入(BBT induced hot electron injectio
n: BBT-HEI) と呼ばれる。要約すると、ＢＢＴ−ＨＥＩ
は、ｎチャネルばかりでなくｐチャネルデバイスにおい
ても生じる。ソース／ドレインのドーピングプロフィー
ルは、１×１０18から１×１０19cm-3までのオーダーの
濃度レベルが遭遇されるに違いない拡散テールを有する
ガウス関数によって一般にモデル化されることがここで
述べられる。
【００３３】従って、新規の電子注入スキームはフラッ
シュメモリセルデバイスために行われる。基板のバンド
・ツー・バンドのトンネリングＢＢＴを誘導した熱い電
子注入は、低電流、低電力、高速度及び熱いホール注入
のないプログラミング動作を実現するために用いられ
る。１バイト当たり約１０から１５マイクロ秒、或いは
それ以下のプログラミング速度がバイト当たり１マイク
ロアンペアより少ない、非常に低い漏洩電流で達成する
ことができる。従って、本発明は、１キロバイトの並列
プログラミングを利用するとき、１ミリアンペアより少
ない全チップの漏洩電流で、例えばバイト当たり１５ナ
ノ秒の非常に速いプログラミング速度を可能にする。１
０ボルトより大きくないゲートバイアス、０ドレインバ
イアス、及び接合の破壊電圧より小さな逆基板バイアス
がこの新規なスキームに対するバイアス構成として用い
られる。この新規なプログラミングスキームに対して必
要な酸化物を横切る小さな電圧降下のために、酸化物の
ストレスは従来の技術と比較して非常に軽減される。更
に、従来技術のトンネル酸化物におけるストレスを誘発
した酸化物トラップから生じる信頼性の問題は自動的に
解決される。更に、この新規なスキームに対して用いら
れた逆基板バイアスは熱いホール注入を防ぐばかりでな
く熱い電子注入の効率を増進する。従って、非常に高い
プログラミング速度を有する非常に信頼できるセルが得
られる。
【００３４】本発明の好適な実施形態のこれまでの説明
は、概要を説明するために行なわれた。従って、本発明
を開示された正確な形状に限定する意図ではない。多く
の変形や変更が当業者にとって明らかであろう。本発明
の範囲は請求項およびそれらの均等物によって規定され
る。
【図面の簡単な説明】
【図１】本発明による３重ウエルフラッシュメモリセル
の断面図である。
【図２】幾つかの浅い注入ドーズ量を有する本発明によ
って作られたセルの注入されたホウ素のプロフィールを
示す。
【図３】本発明によって作られたセルのフル稼働の熱サ
イクル後のホウ素の再分布プロフィールを示すグラフで
ある。
【図４】チャネルの熱い電子注入（ＣＨＥＩ）技術と従
来のデバイスにおいてプログラミングのために用いられ
たドレインのアバランシェホットキャリア（ＤＡＨＣ）
技術の、ゲート電流対ゲート電圧特性を示すグラフであ
る。
【図５】高いゲート電流注入効率を有する、本発明によ
るデバイスに対する、測定されたバンド・ツー・バンド
・トンネル電流および熱い電子電流対ゲート電圧を示す
グラフである。
【図６】本発明による複数のチャネルウエルとメモリセ
ルアレイを含むフラッシュメモリデバイスのための単純
化したレイアウトである。
【図７】単一のチャネルウエルを有するフラッシュメモ
リデバイスのための単純化したレイアウト図である。
【図８】本発明によるフラッシュメモリ集積回路の単純
化したブロック図である。
【図９】負の基板バイアスを有する、測定された基板の
バンド・ツー・バンド・トンネリングを誘導した熱い電
子注入を示すグラフである。
【図１０Ａ】−７ボルトの基板バイアスおよび５マイク
ロ秒の制御ゲート電圧の傾斜間隔と１００マイクロ秒の
傾斜間隔を有するフラッシュセルのためのフローティン
グゲートの電荷と時間のシミュレーションのグラフであ
る。
【図１０Ｂ】−７．５ボルトの基板バイアスおよび５マ
イクロ秒の制御ゲート電圧の傾斜間隔と１０マイクロ秒
の傾斜間隔を有するフラッシュセルのためのフローティ
ングゲートの電荷と時間のシミュレーションのグラフで
ある。
【図１０Ｃ】−８ボルトの基板バイアスおよび５マイク
ロ秒、８マイクロ秒および１０マイクロ秒の制御ゲート
電圧の傾斜間隔を有するフラッシュセルのためのフロー
ティングゲートの電荷と時間のシミュレーションのグラ
フである。
【図１１】図１０Ａ−図１０Ｃにおいてシュミレートさ
れた濃度以外のドーピング濃度を有するフラッシュセル
のためのプログラムのトランジェント特性を示す。
【図１２Ａ】本発明によるセルの第１のシミュレーショ
ンに対するバンド・ツー・バンド・トンネル電流とゲー
ト電圧対時間のグラフである。
【図１２Ｂ】本発明によるセルの第２のシミュレーショ
ンに対するバンド・ツー・バンド・トンネル電流とゲー
ト電圧対時間のグラフである。
【図１２Ｃ】本発明によるセルの第２のシミュレーショ
ンに対するバンド・ツー・バンド・トンネル電流とゲー
ト電圧対時間のグラフである。
【図１３】本発明によって具現化されたフラッシュセル
のためのバンド・ツー・バンド・トンネル電流とゲート
電圧対時間の他のトランジェントシミュレーションのグ
ラフである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダブリュー ジェイ ツァイ 台湾 シン チュ 300 クアン フ ロ ード セク １ レーン 376−７エフ− 311

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】バイアス電位を受けるのに適した半導体本
    体にあるフローティングゲートトランジスタのフローテ
    ィングゲートに電子の流れを誘導する方法であって、前
    記トランジスタは、前記半導体本体にチャネル、ソース
    およびドレインを有し、且つフローティングゲートと制
    御ゲートを有しており、 前記チャネルの近くにある前記ソースとドレインの一方
    に半導体本体からバンド・ツー・バンドのトンネリング
    電流を誘導するステップと、 フローティングゲートに熱い電子注入を誘導するため
    に、正のバイアス電圧を制御ゲートに印加するステッ
    プ、を有することを特徴とする方法。
  2. 【請求項２】チャネルを通ってソースからドレインへの
    電流を阻止するために、前記ソースとドレインの他方を
    フロートするステップを有することを特徴とする請求項
    １に記載の方法。
  3. 【請求項３】前記バンド・ツー・バンドのトンネリング
    は、前記ソースとドレインの一方、およびチャネル間の
    接合の接合破壊電圧より小さな負のバイアスを半導体本
    体に印加するステップを有することを特徴とする請求項
    １に記載の方法。
  4. 【請求項４】前記バンド・ツー・バンドのトンネリング
    電流のための条件を確立するのに充分な基準電位を前記
    ソースとドレインの一方に印加するステップを有するこ
    とを特徴とする請求項３に記載の方法。
  5. 【請求項５】前記バンド・ツー・バンドのトンネリング
    を誘導するステップは、約０ボルトの基準電位をドレイ
    ンに印加するステップを有することを特徴とする請求項
    ３に記載の方法。
  6. 【請求項６】前記バンド・ツー・バンドのトンネリング
    を誘導するステップは、 約０ボルトの基準電位をドレインに印加するステップ、
    及び約負の４ボルトから負の８ボルトのバイアスを半導
    体本体に印加するステップを有することを特徴とする請
    求項１に記載の方法。
  7. 【請求項７】前記バンド・ツー・バンドのトンネリング
    を誘導するステップは、 約０ボルトの基準電位をドレインに印加するステップ
    と、 約負の４ボルトから負の８ボルトのバイアスを半導体本
    体に印加するステップを含み、 前記制御ゲートに印加された正のバイアス電位は、約正
    の６ボルトから約正の１０ボルトの範囲にあることを特
    徴とする請求項１に記載の方法。
  8. 【請求項８】前記ソースとドレインの一方を通過する電
    流は、前記バンド・ツー・バンドのトンネリング電流を
    誘導するステップの間、約１乃至１０ナノアンペアの範
    囲にあることを特徴とする請求項１に記載の方法。
  9. 【請求項９】熱い電子注入をもたらすステップにおいて
    生じた熱い電子注入電流は、前記バンド・ツー・バンド
    のトンネリング電流の約０．５から１パーセントである
    ことを特徴とする請求項７に記載の方法。
  10. 【請求項１０】正のバイアス電位を制御ゲートに印加す
    るステップは、初期のレベルから最終レベルまで、５か
    ら１００マイクロ秒の間隔の間正のバイアス電圧を傾斜
    するステップを有することを特徴とする請求項１に記載
    の方法。
  11. 【請求項１１】フローティングゲートメモリデバイスで
    あって、 第１の型のドーパントの第１の濃度を有する半導体本体
    と、 前記半導体本体における第２の型のドーパントの第１の
    濃度を有するソースと、 前記半導体本体における第２の型のドーパントの第２の
    濃度を有するドレインと、 半導体本体における前記ソースとドレイン間のチャネル
    であって、前記チャネルは、前記チャネルの表面近くに
    約１×１０18/cm3或いはそれ以上の範囲にある第１の型
    のドーパントの濃度を有し、且つ前記半導体本体から前
    記チャネル近くのドレインとソースの一方へバンド・ツ
    ー・バンドのトンネリング電流を誘導し、また正のバイ
    アス電位を制御ゲートに印加してフローティングゲート
    に熱い電子注入を誘導する資源、を有することを特徴と
    するフローティングゲートメモリデバイス。
  12. 【請求項１２】前記半導体本体は、第１の型のドーパン
    トの第１の濃度を有するウエルを有し、半導体本体にお
    ける第２の型のドーパントの濃度を有する深いウエル内
    のウエルは、第１の型のドーパント濃度を有することを
    特徴とする請求項１１に記載のフローティングゲートメ
    モリデバイス。
  13. 【請求項１３】前記半導体本体は、半導体基板上に半導
    体材料と前記半導体材料と前記半導体基板間に絶縁構造
    を有することを特徴とする請求項１１に記載のフローテ
    ィングゲートメモリデバイス。
  14. 【請求項１４】前記第１の型のドーパントはｐ型ドーパ
    ンドを有し、且つ前記第２の型のドーパントはｎ型ドー
    パントを有することを特徴とする請求項１１に記載のフ
    ローティングゲートメモリデバイス。
  15. 【請求項１５】前記半導体本体は、シリコンを有するこ
    とを特徴とする請求項１１に記載のフローティングゲー
    トメモリデバイス。
  16. 【請求項１６】前記チャネルの第１の型のドーパント濃
    度は、前記チャネルの表面の約０．２ミクロン内に、約
    １×１０18/cm3或いはそれ以上の範囲にあることを特徴
    とする請求項１１に記載のフローティングゲートメモリ
    デバイス。
  17. 【請求項１７】前記チャネルにおける第１の型のドーパ
    ント濃度は、チャネルの表面近くに約１×１０18/cm3或
    いはそれ以上の範囲にあり、且つ約１００ｋｅＶと１５
    ０ｋｅＶ間のエネルギーで、約１×１０13/cm2のオーダ
    ーの濃度を有するドーパントの深い注入と協同して、約
    ７０ｋｅＶと４０ｋｅＶ間のエネルギーで、約１×１０
    13/cm2のオーダーの濃度を有するドーパントの浅い注入
    によって確立されることを特徴とする請求項１１に記載
    のフローティングゲートメモリデバイス。
  18. 【請求項１８】フローティングゲートメモリデバイスの
    製造方法であって、 第１の型のドーパントを有し、半導体基板から絶縁され
    た半導体本体を形成するステップと、 前記半導体本体におけるソースとドレイン領域に第２の
    型のドーパントを注入するステップと、 前記チャネル領域の表面近くの第１の型のドーパント
    は、前記半導体本体と前記ソースとドレイン領域の一方
    間にバンド・ツー・バンドのトンネリング電流を増進す
    るのに充分であるように、前記ソースとドレイン領域間
    のチャネル領域において、半導体本体に第１の型のドー
    パントを注入するステップと、 前記ソースとドレインの一方の間のトンネル誘電体と接
    合上にトンネル誘電体と、前記トンネル誘電体上にフロ
    ーティングゲートと、前記フローティングゲートじょう
    に第２の誘電体と、前記第２の誘電体上に制御電極を形
    成するステップとを有することを特徴とする方法。
  19. 【請求項１９】前記半導体基板は第１の導電型のドープ
    された半導体材料を有し、且つ前記半導体本体を形成す
    るステップは、基板に第２の導電型の深いウエルを形成
    するために比較的深く第２の型のドーパントを注入する
    ステップおよび前記深いウエルに第１の導電型のウエル
    を形成するために前記第１の型のドーパントを注入する
    ステップを有することを特徴とする請求項１８に記載の
    方法。
  20. 【請求項２０】前記半導体本体に第１の型のドーパント
    を注入するステップは、前記チャネルに約７０ｋｅＶと
    ４０ｋｅＶ間のエネルギーで、約１０13/cm2のオーダー
    の濃度を有する第１の導電型のドーパントを注入するス
    テップと、約１００ｋｅＶと１５０ｋｅＶ間のエネルギ
    ーで、約１×１０13/cm2のオーダーの濃度を有する第１
    の導電型のドーパントを注入するステップを有すること
    を特徴とする請求項１８に記載の方法。
  21. 【請求項２１】前記チャネルの表面近くの第１の型のド
    ーパント濃度は、約１×１０18/cm3或いはそれ以上の範
    囲にあることを特徴とする請求項１８に記載の方法。
  22. 【請求項２２】前記チャネルの表面近くの第１の型のド
    ーパント濃度は、前記チャネルの表面の約０．２ミクロ
    ン内で、約１×１０18/cm3或いはそれ以上の範囲にある
    ことを特徴とする請求項１８に記載の方法。
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