JP2010020878A

JP2010020878A - 不揮発性メモリのプログラミング方法

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Publication number: JP2010020878A
Application number: JP2008329424A
Authority: JP
Inventors: Ting-Chang Chang; チャンティン−チャン; Shih-Ching Chen; チェンシー−チン; Fu-Yen Jian; ジエンフ−エン
Original assignee: Acer Inc
Current assignee: Acer Inc
Priority date: 2008-07-08
Filing date: 2008-12-25
Publication date: 2010-01-28
Also published as: EP2144250A1; TW201003927A; US20100034027A1; TWI389321B; AU2008252029A1; KR20100006102A; US7835192B2

Abstract

【課題】メモリに書き込むための電圧、時間、及び電力を低減するための不揮発性メモリのプログラミング方法を提供する。
【解決手段】不揮発性メモリのプログラミング方法が提供される。その方法は、ソース又はドレインのキャリアを基板内へ注入すべくソース又はドレインに少なくとも電圧を印加する工程と、十分なエネルギーを有する基板内にあるキャリアが電荷記憶デバイスに到達すべく酸化層を通過することができるようにゲート又は基板に第３の電圧を印加する工程とを備える。
【選択図】図１

Description

本発明は、不揮発性メモリのプログラミング方法に関し、特にメモリに書き込むための電圧、時間、及び電力を低減するための不揮発性メモリのプログラミング方法に関する。

不揮発性メモリは、電力供給が停止された場合であっても記憶された情報を保持することができるとともに、電力が供給されている場合には情報を幾度も書き換えることができる。不揮発性メモリの物理的制限に起因して、デバイスの寸法が小さくなると、トンネル酸化層の厚みが小さくなる。また、トンネル酸化層は高速な読み出し／書き込み処理を幾度も経る。トンネル酸化層の漏洩パスが一旦形成されると、フローティングゲートに記憶された電荷は開放されて情報が消去されることになる。一態様において、デバイスが薄い酸化層を有する場合、メモリのデータ保持能力が低下することになる。別の態様において、記憶能力を向上するために酸化層の厚みを増すと、電荷の書き込み速度は遅くなる。従って、メモリデバイスの速度、信頼性、及びデータ保持能力の間では調整が必要である。

不揮発性メモリをプログラミングするための従来の方法は２つある。１つはファウラー・ノルドハイム(FN：Fowler-Nordheim)トンネリングプログラム処理であり、もう１つはチャネルホットエレクトロン(CHE：channel-hot-electron)プログラム処理である。いくつかのセルが同時にプログラムされる場合、CHEプログラム処理はデータをより高速に書き込むが、より多くのエネルギーを消費する。FNトンネリングプログラム処理のエネルギー消費はより少なく、且ついくつかのセルは同時にプログラム可能であるが、プログラムの電圧はより高く、かつプログラムの速度はより遅い。

FNトンネリングプログラム処理の速度を高速化し且つ低電圧化するためには、トンネル酸化層の厚みを小さくする必要があり、メモリのデータ保持能力は低下することになる。
従って、本発明の目的は、上述した問題を解決する、即ち、メモリに書き込むための電圧、時間、及び電力を低減することのできる不揮発性メモリのプログラミング方法を提供することにある。

本発明は、不揮発性メモリのプログラミング方法を提供する。前記不揮発性メモリは、ソースと、ドレインと、電荷記憶デバイスと、ゲートと、基板及び電荷記憶デバイス間に設けられた底部酸化層と、前記電荷記憶デバイス及び前記ゲート間に設けられた上部酸化層とを有する。前記方法は、前記ソース又は前記ドレインのキャリアを基板内へ注入すべく前記ソース又は前記ドレインに少なくとも電圧を印加する工程と、前記電荷記憶デバイスに到達するように前記底部酸化層の障壁を通過すべく十分なエネルギーを有する前記基板の前記キャリアの勢いを増すために、前記ゲート又は前記基板に第３の電圧を印加する工程とを備える。

本発明の目的及び特徴は、添付の図面を参照して詳細な説明から明らかになるであろう。

本発明によれば、メモリに書き込むための電圧、時間、及び電力を低減することができるという効果を奏する。

本発明は、不揮発性メモリのプログラミング方法を開示する。背景技術で説明したように、FN(Fowler-Nordheim)トンネリングプログラム処理の利点は消費電力がより少ないことであるが、CHE (channel-hot-electron)プログラム処理の利点は書き込み速度がより高速であることである。本発明は、新規の不揮発性メモリのプログラミング方法を成すために、FNトンネリングプログラム処理及びCHEプログラム処理の利点を兼ね備える。以下、本発明は、図１〜図４（Ｂ）の添付の図面とともに、限定されない例示的な説明を参照して更に理解されるであろう。

図１は、本発明の一実施形態に従う、基板ホットキャリアのプログラミング方法としても参照される不揮発性メモリ１００のプログラミング方法を示す図である。基板ホットキャリアのプログラミング方法を用いることにより、不揮発性メモリ１００のプログラミングのための電圧、書き込み時間、及び消費電力を低減することができる。基板ホットキャリアのプログラミング方法は、酸化層１１２の厚みにはより関連しないものである。従って、不揮発性メモリ１００ではより厚い酸化層１１２が使用可能であるため、不揮発性メモリ１００の書き込み効率及びデータ保持能力を同時に得ることができる。

ｎ型不揮発性メモリ１００は、ソース１０４、ドレイン１０６、電荷記憶デバイス１０８、底部酸化層１１２、上部酸化層１１４、及びゲート１１０を含む。ソース１０４、ドレイン１０６、及び電荷記憶デバイス１０８は、別々にｐ型基板上１０２に設けられている。底部酸化層１１２は、基板１０２と電荷記憶デバイス１０８との間に配置されている。上部酸化層１１４は、電荷記憶デバイス１０８とゲート１１０との間に配置されている。ここで、電荷記憶デバイス１０８は、フローティングゲート又は電荷トラップ層であってもよく、従って、不揮発性メモリはフローティングゲートデバイス又は電荷トラップデバイスであってもよいことに留意されたい。

図１に示すように、基板ホットキャリアのプログラミング方法は、不揮発性メモリのプログラミング方法において基板１０２のキャリア１２０（ホットキャリア）を用いることにより、FNトンネリングプログラム処理及びCHEプログラム処理の利点を兼ね備えている。一実施形態において、基板ホットキャリアのプログラミング方法による不揮発性メモリ１００のプログラミング方法は、以下の工程を含む。（１）−６ボルトのソース電圧がソース１０４に印加され（即ち、正バイアス電圧がソース１０４に印加される）、−６ボルトのドレイン電圧がドレイン１０６に印加され（即ち、正バイアス電圧がドレイン１０６に印加される）、更に０ボルトのゲート電圧がゲート１１０に印加され、その後にキャリア１２０がソース１０４及びドレイン１０６から基板１０２内へ注入される。（２）７ボルトのゲート電圧がゲート１１０に印加され、基板１０２は接地又はフローティング状態であり、そのため、基板１０２は即座に深い空乏状態となり、キャリア１２０（この実施形態では電子）の速度を増すためにより大きな電界が生成される。ここで、ゲートが接地され、基板１０２に−７ボルトの電圧（図示しない）が印加されてもよいことに留意されたい。従って、基板１０２のキャリア１２０は、十分なエネルギーを得て底部酸化層１１２のエネルギー障壁（図示しない）を通過すべく、電界により加速される。（３）キャリア１２０は、電荷記憶デバイス１０８に到達する。

図２（Ａ）は、本発明の一実施形態に従うソース１０４／ドレイン１０６電圧の電圧−時間の関係を示す図である。ソース１０４及びドレイン１０６の電圧は負のパルス電圧である。−６ボルトのソース１０４／ドレイン１０６電圧は、ｔの期間に印加される。

図２（Ｂ）は、本発明の一実施形態に従うゲートの電圧−時間の関係を示す図である。工程（２）において、ゲート１１０に印加される電圧は、正のパルス電圧である。本実施形態において、ゲート１１０には、ソース１０４及びドレイン１０６のキャリア１２０（即ち、電子）が基板１０２に注入されるまで１マイクロ秒の間、０ボルトの電圧が印加される。その後、７ボルトのゲート電圧が１マイクロ秒の間、印加されてキャリア１２０が加速される。キャリア１２０は底部酸化層１１２のエネルギー障壁を通過して電荷記憶デバイス１０８まで到達し、プログラミング処理が完了する。

別の実施形態において、図３（Ａ）は本発明の一実施形態に従う不揮発性メモリ３００のプログラミング方法を示す図である。不揮発性メモリ３００は、ソース３０４、ドレイン３０６、電荷記憶デバイス３０８、底部酸化層３１２、上部酸化層３１４、及びゲート３１０を含む。底部酸化層３１２は、基板３０２と電荷記憶デバイス３０８との間に配置されている。上部酸化層３１４は、電荷記憶デバイス３０８とゲート３１０との間に配置されている。基板ホットキャリアのプログラミング方法による不揮発性メモリ３００のプログラミング方法は、以下の工程を含む。（１）−６ボルトのソース電圧がソース３０４に印加され（即ち、正バイアス電圧がソース３０４に印加される）、ドレイン３０６はフローティング状態であり、更に０ボルトのゲート電圧がゲート３１０に印加され、その後にキャリア３２０がソース３０４から基板３０２内へ注入される。図４（Ａ）は本発明の別の実施形態に従うソース３０４の電圧−時間の関係を示す図である。この工程において、ソース３０４に印加されるソース電圧は、負のパルス電圧である。ここで、ドレイン３０６は接地又はフローティング状態（図示しない）であることに留意されたい。（２）７ボルトのゲート電圧がゲート３１０に印加され、基板３０２は接地又はフローティング状態であり、そのため、基板３０２は即座に深い空乏状態となり、キャリア３２０（この実施形態では電子）の速度を増すためにより大きな電界が生成される。ここで、ゲート３１０が接地され、基板３０２に−７ボルトの電圧（図示しない）が印加されてもよいことに留意されたい。従って、基板３０２のキャリア３２０は、十分なエネルギーを得るべく電界により加速され、キャリア３２０は底部酸化層３１２のエネルギー障壁（図示しない）を通過する。（３）キャリア３２０は、電荷記憶デバイス３０８に到達する。

図４（Ｂ）は本発明の一実施形態に従うゲート電圧の電圧−時間の関係を示す図である。工程（２）において、ゲート３１０には、ソース３０４のキャリア３２０（即ち、電子）が基板３０２に注入されるまで１マイクロ秒の間、０ボルトの電圧が印加される。その後、７ボルトのゲート電圧が１マイクロ秒の間、印加されてキャリア３２０が加速される。キャリア３２０は底部酸化層３１２のエネルギー障壁を通過して電荷記憶デバイス３０８まで到達し、プログラミング処理が完了する。

図３（Ｂ）に示すように、別の実施形態の工程（２）及び工程（３）は、工程（１）を除いて直前の実施形態と同じである。工程（１）は、−６ボルトのドレイン電圧がドレイン３０６に印加され（即ち、正バイアス電圧がドレイン３０６に印加される）、更にソース３０４はフローティング状態であり、その後にキャリア３２０がドレイン３０６から基板３０２内へ注入されるものである。ここで、ソース３０４は接地（図示しない）されてもよいことに留意されたい。

本発明の特定の実施形態について図示して説明したが、本発明はそれらの実施形態に限定されないことを理解されたい。当業者は、本発明の範囲及び精神から逸脱しない範囲において種々の改変を行うことが可能である。

本発明の一実施形態に従う不揮発性メモリのプログラミング方法を示す図。（Ａ）は本発明の一実施形態に従うソース／ドレインの電圧−時間の関係を示す図であり、（Ｂ）は本発明の一実施形態に従うゲートの電圧−時間の関係を示す図である。（Ａ）は本発明の一実施形態に従う不揮発性メモリのプログラミング方法を示す図であり、（Ｂ）は本発明の別の実施形態に従う不揮発性メモリのプログラミング方法を示す図である。（Ａ）は本発明の別の実施形態に従うソース／ドレインの電圧−時間の関係を示す図であり、（Ｂ）は本発明の別の実施形態に従うゲートの電圧−時間の関係を示す図である。

符号の説明

１００，３００…不揮発性メモリ、１０２，３０２…基板、１０４，３０４…ソース、１０６，３０６…ドレイン、１０８，３０８…電荷記憶デバイス、１１０，３１０…ゲート、１１２，３１２…底部酸化層、１１４，３１４…上部酸化層、１２０，３２０…キャリア。

Claims

不揮発性メモリのプログラミング方法であって、前記不揮発性メモリは、ソース及びドレインを有する基板と、電荷記憶デバイスと、ゲートと、前記基板及び電荷記憶デバイス間に設けられた底部酸化層と、前記電荷記憶デバイス及び前記ゲート間に設けられた上部酸化層とを有し、前記方法は、
前記ソース又は前記ドレインのキャリアを前記基板内へ注入すべく前記ソース又は前記ドレインに少なくとも電圧を印加する工程と、
前記電荷記憶デバイスに到達するように前記底部酸化層の障壁を通過すべく十分なエネルギーを有する前記基板の前記キャリアを提供するために、前記ゲート又は前記基板に第３の電圧を印加する工程とを備える方法。
前記ソース又は前記ドレインに少なくとも電圧を印加する前記工程は、前記ソースと接地又はフローティング状態の前記ドレインとに第１の電圧を印加する工程を更に備える請求項１に記載の不揮発性メモリのプログラミング方法。
前記ソース又は前記ドレインに少なくとも電圧を印加する前記工程は、前記ドレインと接地又はフローティング状態の前記ソースとに第２の電圧を印加する工程を更に備える請求項１に記載の不揮発性メモリのプログラミング方法。
前記ソース又は前記ドレインに少なくとも電圧を印加する前記工程は、前記ソースと前記ドレインとの双方に第１の電圧を印加する工程を更に備える請求項１に記載の不揮発性メモリのプログラミング方法。
前記ゲート又は前記基板に第３の電圧を印加する前記工程は、前記ゲートと接地又はフローティング状態の前記基板とに第３の電圧を印加する工程を更に備える請求項１に記載の不揮発性メモリのプログラミング方法。
前記第３の電圧は正のパルス電圧である請求項５に記載の不揮発性メモリのプログラミング方法。
前記ゲート又は前記基板に第３の電圧を印加する前記工程は、前記基板と接地又はフローティング状態の前記ゲートとに第３の電圧を印加する工程を更に備える請求項１に記載の不揮発性メモリのプログラミング方法。
前記第３の電圧は負の電圧である請求項７に記載の不揮発性メモリのプログラミング方法。
前記キャリアは電子又は正孔である請求項１に記載の不揮発性メモリのプログラミング方法。
前記不揮発性メモリはｎ型又はｐ型チャネルである請求項１に記載の不揮発性メモリのプログラミング方法。
前記電荷記憶デバイスは、フローティングゲート又は電荷トラップ層である請求項１に記載の不揮発性メモリのプログラミング方法。