JPH09232455A - 不揮発性メモリ・セルおよびプログラミング方法 - Google Patents
不揮発性メモリ・セルおよびプログラミング方法Info
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- JPH09232455A JPH09232455A JP4981397A JP4981397A JPH09232455A JP H09232455 A JPH09232455 A JP H09232455A JP 4981397 A JP4981397 A JP 4981397A JP 4981397 A JP4981397 A JP 4981397A JP H09232455 A JPH09232455 A JP H09232455A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7885—Hot carrier injection from the channel
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Abstract
(57)【要約】
【課題】 不揮発性メモリ・セル、およびそのプログラ
ミング時間を短縮する方法を提供する。 【解決手段】 不揮発性メモリ・セル（１３）をウエル
領域（１２）内に形成することによって、不揮発性メモ
リ・セル（１３）のプログラミング時間を短縮する。ウ
エル領域（１２）の存在により、不揮発性メモリ・セル
（１３）のチャネル領域（１４）内に存在する電子数が
増大する。チャネル領域（１４）内の電子数は、ソース
領域（１５）に対してウエル領域（１２）上に電圧電位
を加えることによって更に増大する。電圧差によってウ
エル領域（１２）内に電子が注入され、更にチャネル領
域（１４）内の電子数が増大する。
ミング時間を短縮する方法を提供する。 【解決手段】 不揮発性メモリ・セル（１３）をウエル
領域（１２）内に形成することによって、不揮発性メモ
リ・セル（１３）のプログラミング時間を短縮する。ウ
エル領域（１２）の存在により、不揮発性メモリ・セル
（１３）のチャネル領域（１４）内に存在する電子数が
増大する。チャネル領域（１４）内の電子数は、ソース
領域（１５）に対してウエル領域（１２）上に電圧電位
を加えることによって更に増大する。電圧差によってウ
エル領域（１２）内に電子が注入され、更にチャネル領
域（１４）内の電子数が増大する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に不揮発性
半導体メモリ素子に関し、更に特定すれば、不揮発性メ
モリ・セルのプログラミング方法に関するものである。
半導体メモリ素子に関し、更に特定すれば、不揮発性メ
モリ・セルのプログラミング方法に関するものである。
【０００２】
【従来の技術】電気的にプログラム可能なリード・オン
リ・メモリ（ＥＰＲＯＭ）は、電気信号を用いてプログ
ラムする不揮発性メモリ素子である。１つのＥＰＲＯＭ
素子中には、複数のメモリ・セルがあり、各々を個別に
プログラムすることができる。通常、ＥＰＲＯＭセル
は、各々特定のメモリ・セルのデジタル値を記憶するフ
ローティング・ゲート・トランジスタを含む。
リ・メモリ（ＥＰＲＯＭ）は、電気信号を用いてプログ
ラムする不揮発性メモリ素子である。１つのＥＰＲＯＭ
素子中には、複数のメモリ・セルがあり、各々を個別に
プログラムすることができる。通常、ＥＰＲＯＭセル
は、各々特定のメモリ・セルのデジタル値を記憶するフ
ローティング・ゲート・トランジスタを含む。
【０００３】ＥＰＲＯＭメモリ・セルをプログラムする
には、ホット・キャリア注入（ＨＣＩ：hot carrierinj
ection）として知られている現象を用いる。ＨＣＩを用
いて、負電荷を各メモリ・セルのフローティング・ゲー
トに記憶する。例えば、フローティング・ゲート・トラ
ンジスタのドレイン端子からソース端子に電流を通過さ
せることによって、プログラミングが達成される。電流
の流れは、フローティング・ゲート・トランジスタの誘
電体層の下に電子を通過させる。次に、メモリ・セルの
制御ゲートに正電圧を加えることによって、電子をフロ
ーティング・ゲートに向かわせ、そこに埋め込んで捕獲
する。一旦十分な量の電子がフローティング・ゲートに
蓄積されたなら、フローティング・ゲートの電気的状態
を変化させ、メモリ・セルがプログラムされたと見なさ
れる。
には、ホット・キャリア注入（ＨＣＩ：hot carrierinj
ection）として知られている現象を用いる。ＨＣＩを用
いて、負電荷を各メモリ・セルのフローティング・ゲー
トに記憶する。例えば、フローティング・ゲート・トラ
ンジスタのドレイン端子からソース端子に電流を通過さ
せることによって、プログラミングが達成される。電流
の流れは、フローティング・ゲート・トランジスタの誘
電体層の下に電子を通過させる。次に、メモリ・セルの
制御ゲートに正電圧を加えることによって、電子をフロ
ーティング・ゲートに向かわせ、そこに埋め込んで捕獲
する。一旦十分な量の電子がフローティング・ゲートに
蓄積されたなら、フローティング・ゲートの電気的状態
を変化させ、メモリ・セルがプログラムされたと見なさ
れる。
【０００４】
【発明が解決しようとする課題】従来のＥＰＲＯＭ素子
の設計および動作は、誘電体層の下を通過可能な電流量
によって制限されていた。これによって、電子をフロー
ティング・ゲートに捕獲できる速度が制限されることに
なる。その結果、各メモリ・セルをプログラムするのに
２０ミリ秒かかることがごく一般的であった。この時間
を各ＥＰＲＯＭ素子のメモリ・セルの数だけ掛け算し、
更に各製造ロット内のＥＰＲＯＭの数だけ掛け算する
と、１製造ロット内のメモリ・セル全てのプログラミン
グ連続処理(programming sequence)が１０時間を越えて
しまうのは当然である。殆どの製造フローは各メモリ・
セルの機能的確認を含むので、各メモリ・セルをプログ
ラムするのに１０時間も必要となると、ＥＰＲＯＭ素子
の全検査時間に大きな影響を与え、したがってＥＰＲＯ
Ｍ素子の最終製造コストにも影響を与えることになる。
以上のことから、不揮発性メモリ・セルのプログラミン
グ時間を短縮する構造および技術を提供することが有益
であることが認められよう。また、かかる技術が不揮発
性メモリ・アレイの製造上の複雑性の増大や製造コスト
の上昇をさほど招くものでなければ、更に有益であろ
う。
の設計および動作は、誘電体層の下を通過可能な電流量
によって制限されていた。これによって、電子をフロー
ティング・ゲートに捕獲できる速度が制限されることに
なる。その結果、各メモリ・セルをプログラムするのに
２０ミリ秒かかることがごく一般的であった。この時間
を各ＥＰＲＯＭ素子のメモリ・セルの数だけ掛け算し、
更に各製造ロット内のＥＰＲＯＭの数だけ掛け算する
と、１製造ロット内のメモリ・セル全てのプログラミン
グ連続処理(programming sequence)が１０時間を越えて
しまうのは当然である。殆どの製造フローは各メモリ・
セルの機能的確認を含むので、各メモリ・セルをプログ
ラムするのに１０時間も必要となると、ＥＰＲＯＭ素子
の全検査時間に大きな影響を与え、したがってＥＰＲＯ
Ｍ素子の最終製造コストにも影響を与えることになる。
以上のことから、不揮発性メモリ・セルのプログラミン
グ時間を短縮する構造および技術を提供することが有益
であることが認められよう。また、かかる技術が不揮発
性メモリ・アレイの製造上の複雑性の増大や製造コスト
の上昇をさほど招くものでなければ、更に有益であろ
う。
【０００５】
【課題を解決するための手段】本発明は、不揮発性メモ
リ・セルのプログラミング時間を短縮する技術を提供す
る。プログラミング時間の短縮は、不揮発性メモリ・セ
ルのソース領域からドレイン領域に流れる電子数を増大
させることによって達成する。チャネルを通過する電子
数を増大させることによって、電子がフローティング・
ゲートに捕獲される割合(rate)を増加させることができ
る。電子をフローティング・ゲートに捕獲する割合を増
加させることにより、不揮発性メモリ・セルの電気的状
態を変化させるのに必要な時間の短縮が図られ、不揮発
性メモリ・セルをプログラムする際にかかる時間も短縮
する。
リ・セルのプログラミング時間を短縮する技術を提供す
る。プログラミング時間の短縮は、不揮発性メモリ・セ
ルのソース領域からドレイン領域に流れる電子数を増大
させることによって達成する。チャネルを通過する電子
数を増大させることによって、電子がフローティング・
ゲートに捕獲される割合(rate)を増加させることができ
る。電子をフローティング・ゲートに捕獲する割合を増
加させることにより、不揮発性メモリ・セルの電気的状
態を変化させるのに必要な時間の短縮が図られ、不揮発
性メモリ・セルをプログラムする際にかかる時間も短縮
する。
【０００６】以下に示す例および参照図面では、本発明
のプログラミング技術を例証するために、電気的プログ
ラム可能リード・オンリ・メモリ（ＥＰＲＯＭ）を使用
する。ＥＰＲＯＭセルは、ソース領域とドレイン領域と
の間にチャネル領域を有する不揮発性メモリ・セルであ
る。また、ＥＰＲＯＭセルは、フローティング・ゲート
領域と、チャネル領域上に位置する誘電体層とを有す
る。ＥＰＲＯＭセルをプログラムする１つの方法は、最
初にドレイン領域からソース領域に電流を向かわせるこ
とである。次に、制御ゲート領域に電圧電位を加え、電
子をフローティング・ゲートに引き寄せ、捕獲する。か
かる技術のことを、ホット・キャリア注入と呼ぶ。
のプログラミング技術を例証するために、電気的プログ
ラム可能リード・オンリ・メモリ（ＥＰＲＯＭ）を使用
する。ＥＰＲＯＭセルは、ソース領域とドレイン領域と
の間にチャネル領域を有する不揮発性メモリ・セルであ
る。また、ＥＰＲＯＭセルは、フローティング・ゲート
領域と、チャネル領域上に位置する誘電体層とを有す
る。ＥＰＲＯＭセルをプログラムする１つの方法は、最
初にドレイン領域からソース領域に電流を向かわせるこ
とである。次に、制御ゲート領域に電圧電位を加え、電
子をフローティング・ゲートに引き寄せ、捕獲する。か
かる技術のことを、ホット・キャリア注入と呼ぶ。
【０００７】かかる技術のプログラミング時間は、チャ
ネル領域内にある電子数による制限を受ける。本発明
は、ウエル領域を形成し、このウエル領域にソース領域
よりも高い電圧電位を加えることによって、チャネル領
域内の電子数を増大させる。この電圧差によって、電子
をウエル領域内に注入する。更に、これがチャネル領域
内の電子数を増大させる。チャネル領域に電子が追加さ
せることによって、不揮発性メモリ・セルをプログラム
する際に要する時間が短縮される。
ネル領域内にある電子数による制限を受ける。本発明
は、ウエル領域を形成し、このウエル領域にソース領域
よりも高い電圧電位を加えることによって、チャネル領
域内の電子数を増大させる。この電圧差によって、電子
をウエル領域内に注入する。更に、これがチャネル領域
内の電子数を増大させる。チャネル領域に電子が追加さ
せることによって、不揮発性メモリ・セルをプログラム
する際に要する時間が短縮される。
【０００８】
【発明の実施の形態】これより図面を参照しながら、本
発明の詳細な説明を行う。図１は、ＥＰＲＯＭとして示
す不揮発性メモリ・セル１３の断面図である。尚、本発
明は、プログラミングにホット・キャリア注入を使用す
るあらゆる不揮発性メモリ・セルのプログラミング時間
を改善するために使用可能であることは理解されよう。
したがって、本発明は、電気的消去可能およびプログラ
ム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）、フラ
ッシュ電気的プログラム可能リード・オンリ・メモリ
（フラッシュＥＰＲＯＭ）、またはフラッシュ電気的消
去可能およびプログラム可能リード・オンリ・メモリ
（フラッシュＥＥＰＲＯＭ）にも使用可能である。
発明の詳細な説明を行う。図１は、ＥＰＲＯＭとして示
す不揮発性メモリ・セル１３の断面図である。尚、本発
明は、プログラミングにホット・キャリア注入を使用す
るあらゆる不揮発性メモリ・セルのプログラミング時間
を改善するために使用可能であることは理解されよう。
したがって、本発明は、電気的消去可能およびプログラ
ム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）、フラ
ッシュ電気的プログラム可能リード・オンリ・メモリ
（フラッシュＥＰＲＯＭ）、またはフラッシュ電気的消
去可能およびプログラム可能リード・オンリ・メモリ
（フラッシュＥＥＰＲＯＭ）にも使用可能である。
【０００９】図１に示すように、不揮発性メモリ・セル
１３は、ソース領域１５とドレイン領域１６とを含み、
これらは、半導体物質本体即ち半導体基板１０内に形成
されている。チャネル領域１４が、ソース領域１５およ
びドレイン領域１６間の領域として規定されている。チ
ャネル領域１４上に位置するのは第１誘電体層１７であ
る。第１誘電体層１７は、半導体基板１０の表面１１上
に形成されている。第１誘電体層１７上に位置するのは
フローティング・ゲート領域１８であり、これを用い
て、チャネル領域１４からの電子を捕獲する。これにつ
いては、以下で説明する。加えて、不揮発性メモリ・セ
ル１３は、更に、第２誘電体層１９と制御ゲ−ト領域２
１とを含み、これらはフローティング・ゲート領域１８
の上に位置する。
１３は、ソース領域１５とドレイン領域１６とを含み、
これらは、半導体物質本体即ち半導体基板１０内に形成
されている。チャネル領域１４が、ソース領域１５およ
びドレイン領域１６間の領域として規定されている。チ
ャネル領域１４上に位置するのは第１誘電体層１７であ
る。第１誘電体層１７は、半導体基板１０の表面１１上
に形成されている。第１誘電体層１７上に位置するのは
フローティング・ゲート領域１８であり、これを用い
て、チャネル領域１４からの電子を捕獲する。これにつ
いては、以下で説明する。加えて、不揮発性メモリ・セ
ル１３は、更に、第２誘電体層１９と制御ゲ−ト領域２
１とを含み、これらはフローティング・ゲート領域１８
の上に位置する。
【００１０】本発明が従来のＥＰＲＯＭ素子と異なるの
は、不揮発性メモリ・セル１３がウエル領域１２に形成
されていることである。従来のＥＰＲＯＭセルはウエル
領域には形成されず、代わりに、ドーピング濃度がゼロ
あるいはドーピング濃度が非常に低い、真性基板(intri
nsicsubstrate)内に形成されている。ドーピング濃度が
低いために、従来のＥＰＲＯＭセルは、チャネル領域に
おける電子濃度が低かった。チャネル領域内の電子数に
限度があることが、従来の不揮発性メモリ・セルのプロ
グラミング時間が長くなる原因となっていた。本発明の
ウエル領域１２は、高濃度にドープされた領域であり、
ソース領域１５とは反対の導電性を有する。例えば、ソ
ース領域１５がｎ−型の場合、ウエル領域１２は高濃度
にドープされたｐ−型領域である。
は、不揮発性メモリ・セル１３がウエル領域１２に形成
されていることである。従来のＥＰＲＯＭセルはウエル
領域には形成されず、代わりに、ドーピング濃度がゼロ
あるいはドーピング濃度が非常に低い、真性基板(intri
nsicsubstrate)内に形成されている。ドーピング濃度が
低いために、従来のＥＰＲＯＭセルは、チャネル領域に
おける電子濃度が低かった。チャネル領域内の電子数に
限度があることが、従来の不揮発性メモリ・セルのプロ
グラミング時間が長くなる原因となっていた。本発明の
ウエル領域１２は、高濃度にドープされた領域であり、
ソース領域１５とは反対の導電性を有する。例えば、ソ
ース領域１５がｎ−型の場合、ウエル領域１２は高濃度
にドープされたｐ−型領域である。
【００１１】本発明のウエル領域１２は、２つの理由か
ら、不揮発性メモリ・セル１３のプログラミング時間を
短縮する。第１に、ウエル領域１２の高ドーパント濃度
がチャネル領域１４により多くの電子を供給し、これ
が、フローティング・ゲート領域１８内に電子が取り込
まれる割合を増加させる。第２に、ウエル領域１２はソ
ース領域１５と比較して導電性が逆であるので、ＰＮダ
イオード接合がソース領域１５とウエル領域１２との界
面に形成される。このダイオード接合を利用するため
に、ソース領域１５に対して正の電圧電位をウエル領域
１２に加える。これによって、ダイオード接合間に順方
向バイアス状態が生じるので、電子がウエル領域１２内
に注入される。ウエル領域１２内に注入された電子は、
チャネル領域１４を横切って移動する電子の数を増大さ
せるので、不揮発性メモリ・セル１３のプログラミング
時間の改良が図られる。
ら、不揮発性メモリ・セル１３のプログラミング時間を
短縮する。第１に、ウエル領域１２の高ドーパント濃度
がチャネル領域１４により多くの電子を供給し、これ
が、フローティング・ゲート領域１８内に電子が取り込
まれる割合を増加させる。第２に、ウエル領域１２はソ
ース領域１５と比較して導電性が逆であるので、ＰＮダ
イオード接合がソース領域１５とウエル領域１２との界
面に形成される。このダイオード接合を利用するため
に、ソース領域１５に対して正の電圧電位をウエル領域
１２に加える。これによって、ダイオード接合間に順方
向バイアス状態が生じるので、電子がウエル領域１２内
に注入される。ウエル領域１２内に注入された電子は、
チャネル領域１４を横切って移動する電子の数を増大さ
せるので、不揮発性メモリ・セル１３のプログラミング
時間の改良が図られる。
【００１２】次に、プログラミングの間の不揮発性メモ
リ・セル１３における電気的状態の一例を示しながら、
ウエル領域１２によって不揮発性メモリ・セル１３のプ
ログラミング時間がいかにして短縮されるのかについ
て、更に詳しく説明する。不揮発性メモリ・セル１３を
プログラムするには、約１ボルトないし２５ボルトの第
１電圧電位をドレイン領域１６に加える。次に、約０ボ
ルトないし５ボルト、好ましくは０ボルト即ち接地の第
２電圧電位をソース領域１５に加える。これらの電圧状
態が、ドレイン領域１６からソース領域１５への電流の
流れをチャネル領域内に形成する。これによって、図に
矢印２４で示すように、ソース領域１５からドレイン領
域１６への電子の流れが形成される。
リ・セル１３における電気的状態の一例を示しながら、
ウエル領域１２によって不揮発性メモリ・セル１３のプ
ログラミング時間がいかにして短縮されるのかについ
て、更に詳しく説明する。不揮発性メモリ・セル１３を
プログラムするには、約１ボルトないし２５ボルトの第
１電圧電位をドレイン領域１６に加える。次に、約０ボ
ルトないし５ボルト、好ましくは０ボルト即ち接地の第
２電圧電位をソース領域１５に加える。これらの電圧状
態が、ドレイン領域１６からソース領域１５への電流の
流れをチャネル領域内に形成する。これによって、図に
矢印２４で示すように、ソース領域１５からドレイン領
域１６への電子の流れが形成される。
【００１３】第１電気接点２２を用いて、ウエル領域１
２に第３電圧電位を印加する。この第３電圧電位は、ド
レイン領域１６上の第１電圧電位よりは小さく、ソール
領域１５上に加えた第２電圧電位よりは大きい。好まし
くは、第３電圧電位は、第１電圧電位より少なくとも１
ボルト小さく、第２電圧電位より少なくとも１ボルト大
きい。例えば、第１電圧電位は約８ないし２０ボルトと
することができ、第２電圧は接地電位であり、第３電位
電位は約３ないし７ボルトである。
２に第３電圧電位を印加する。この第３電圧電位は、ド
レイン領域１６上の第１電圧電位よりは小さく、ソール
領域１５上に加えた第２電圧電位よりは大きい。好まし
くは、第３電圧電位は、第１電圧電位より少なくとも１
ボルト小さく、第２電圧電位より少なくとも１ボルト大
きい。例えば、第１電圧電位は約８ないし２０ボルトと
することができ、第２電圧は接地電位であり、第３電位
電位は約３ないし７ボルトである。
【００１４】第３電圧電位は正であり、即ち、第２電圧
電位より大きいので、電子はウエル領域１２内に注入さ
れる。この電圧差による電子の流れを、図１に矢印２５
として示す。追加された電子は、ドレイン領域１６上の
第１電圧電位によってウエル領域１２外に引かれ、この
ために、チャネル領域１４内の電子数が増大する。次
に、第４電圧電位を制御ゲート領域２１上に加え、チャ
ネル領域１４内の電子の一部を、フローティング・ゲー
ト領域１８に向かわせ、この中に埋め込む。電子のフロ
ーティング・ゲート領域１８への流れを、図１において
矢印２６によって示す。一旦十分な電荷がフローティン
グ・ゲート領域１８上に蓄積されたなら、純粋な負電圧
(net negative voltage)をフローティング・ゲート領域
１８上に加え、電子のフローティング・ゲート領域１８
内への注入を阻止する。フローティング・ゲート領域１
８上の負電圧電位は、不揮発性メモリ・セル１３がプロ
グラムされた状態にあることを示すものである。
電位より大きいので、電子はウエル領域１２内に注入さ
れる。この電圧差による電子の流れを、図１に矢印２５
として示す。追加された電子は、ドレイン領域１６上の
第１電圧電位によってウエル領域１２外に引かれ、この
ために、チャネル領域１４内の電子数が増大する。次
に、第４電圧電位を制御ゲート領域２１上に加え、チャ
ネル領域１４内の電子の一部を、フローティング・ゲー
ト領域１８に向かわせ、この中に埋め込む。電子のフロ
ーティング・ゲート領域１８への流れを、図１において
矢印２６によって示す。一旦十分な電荷がフローティン
グ・ゲート領域１８上に蓄積されたなら、純粋な負電圧
(net negative voltage)をフローティング・ゲート領域
１８上に加え、電子のフローティング・ゲート領域１８
内への注入を阻止する。フローティング・ゲート領域１
８上の負電圧電位は、不揮発性メモリ・セル１３がプロ
グラムされた状態にあることを示すものである。
【００１５】再度述べるが、従来の不揮発性メモリ・セ
ルは、ウエル領域ではなく、代わりに半導体基板内に形
成される。プログラミングの間、基板およびソース領域
の双方を接地することによって、漏れ電流を抑え、あら
ゆる敏感なダイオード接合の逆バイアスを防止する。本
発明は、ウエル領域１２が半導体基板１０内に形成さ
れ、プログラミングの間ウエル領域１２に半導体基板１
０とは異なる電圧電位を加える点で相違する。必要な電
圧電位を得るために、ウエル領域１２は第１電気接点２
２を用い、半導体基板１０は第２電気接点２３を有す
る。第１電気接点２２および第２電気接点２３は互いに
電気的に分離されているので、プログラミングの間、好
ましくは０ボルトの第５電圧電位を半導体基板１０上に
加えつつ、第３電圧電位をウエル領域１２上に加えるこ
とができる。
ルは、ウエル領域ではなく、代わりに半導体基板内に形
成される。プログラミングの間、基板およびソース領域
の双方を接地することによって、漏れ電流を抑え、あら
ゆる敏感なダイオード接合の逆バイアスを防止する。本
発明は、ウエル領域１２が半導体基板１０内に形成さ
れ、プログラミングの間ウエル領域１２に半導体基板１
０とは異なる電圧電位を加える点で相違する。必要な電
圧電位を得るために、ウエル領域１２は第１電気接点２
２を用い、半導体基板１０は第２電気接点２３を有す
る。第１電気接点２２および第２電気接点２３は互いに
電気的に分離されているので、プログラミングの間、好
ましくは０ボルトの第５電圧電位を半導体基板１０上に
加えつつ、第３電圧電位をウエル領域１２上に加えるこ
とができる。
【００１６】比較のために、従来の不揮発性メモリ・セ
ルのプログラミング時間と、本発明によるウエル領域１
２を有する不揮発性メモリ・セルのプログラミング時間
とを以下に示す。従来の不揮発性メモリ・セルは、制御
ゲート領域上に１５ボルトを加えドレイン領域上に１０
ボルトを加え、更に基板とソース領域とを接地すること
によってプログラムした。かかる技術では、電子がソー
ス領域からドレイン領域に流れてその数が減少するため
に、プログラミング時間に７０μ秒必要となる。次に、
本発明による不揮発性メモリ・セルでは、制御ゲート領
域２１上に１５ボルトを加え、ドレイン領域１６上に１
０ボルトを加え、ソース領域１５および基板１０を接地
し、更にウエル領域１２上に３ボルトを加えることによ
ってプログラムした。この不揮発性メモリ・セル１３の
プログラミング時間は０．５μ秒であった。したがっ
て、本発明のプログラミング時間は、従来の不揮発性メ
モリ・セルのプログラミング時間よりも約１４０倍速い
ことになる。
ルのプログラミング時間と、本発明によるウエル領域１
２を有する不揮発性メモリ・セルのプログラミング時間
とを以下に示す。従来の不揮発性メモリ・セルは、制御
ゲート領域上に１５ボルトを加えドレイン領域上に１０
ボルトを加え、更に基板とソース領域とを接地すること
によってプログラムした。かかる技術では、電子がソー
ス領域からドレイン領域に流れてその数が減少するため
に、プログラミング時間に７０μ秒必要となる。次に、
本発明による不揮発性メモリ・セルでは、制御ゲート領
域２１上に１５ボルトを加え、ドレイン領域１６上に１
０ボルトを加え、ソース領域１５および基板１０を接地
し、更にウエル領域１２上に３ボルトを加えることによ
ってプログラムした。この不揮発性メモリ・セル１３の
プログラミング時間は０．５μ秒であった。したがっ
て、本発明のプログラミング時間は、従来の不揮発性メ
モリ・セルのプログラミング時間よりも約１４０倍速い
ことになる。
【００１７】プログラミング時間の改善は、不揮発性メ
モリ・セル１３の検査時間の短縮したがって製造コスト
の低減だけでなく、不揮発性メモリ・セル１３の信頼性
向上ももたらすものである。殆どのＥＰＲＯＭ素子は、
１本の行内の多数のセルが同一の電気接続部を共用する
ように構成されたＥＰＲＯＭセルのアレイである。例え
ば、１行のＥＰＲＯＭセル全ての制御ゲート領域が、互
いに連結されている場合もある。この場合、プログラミ
ング・シーケンスの間に、ゲート混乱問題(gate distur
b problem)として知られる問題を生じる可能性がある。
１行のセルの内１つのＥＰＲＯＭセルのみをプログラム
する場合、その行内のセル全ても、各セルの制御ゲート
領域にプログラミング電圧を有することになる。プログ
ラムされていないＥＰＲＯＭセルの制御ゲート領域上に
高い電圧電位があると、電子をフローティング・ゲート
領域から引き出すので望ましくない。時間と共に、十分
な電荷がフローティング・ゲート領域から引き出される
ので、これらのメモリ・セルの状態が乱されることにな
る。この現象がゲート混乱問題と呼ばれるのはこうした
理由からである。
モリ・セル１３の検査時間の短縮したがって製造コスト
の低減だけでなく、不揮発性メモリ・セル１３の信頼性
向上ももたらすものである。殆どのＥＰＲＯＭ素子は、
１本の行内の多数のセルが同一の電気接続部を共用する
ように構成されたＥＰＲＯＭセルのアレイである。例え
ば、１行のＥＰＲＯＭセル全ての制御ゲート領域が、互
いに連結されている場合もある。この場合、プログラミ
ング・シーケンスの間に、ゲート混乱問題(gate distur
b problem)として知られる問題を生じる可能性がある。
１行のセルの内１つのＥＰＲＯＭセルのみをプログラム
する場合、その行内のセル全ても、各セルの制御ゲート
領域にプログラミング電圧を有することになる。プログ
ラムされていないＥＰＲＯＭセルの制御ゲート領域上に
高い電圧電位があると、電子をフローティング・ゲート
領域から引き出すので望ましくない。時間と共に、十分
な電荷がフローティング・ゲート領域から引き出される
ので、これらのメモリ・セルの状態が乱されることにな
る。この現象がゲート混乱問題と呼ばれるのはこうした
理由からである。
【００１８】本発明は、各メモリ・セルのプログラミン
グ時間を大幅に短縮することにより、このゲート混乱問
題の効果を著しく減少させる。本発明のプログラミング
技術は、各メモリ・セルのプログラミング時間を１／１
００倍以下に短縮する。このプログラミング時間の短縮
によって、アレイ内の各不揮発性メモリ・セルの制御ゲ
ート領域上に高い電圧電位が存在する時間量を減らすこ
とになる。したがって、本発明のプログラミング時間に
おける改善は、ゲート混乱問題においても、直接的に比
例する改善をもたらすものである。
グ時間を大幅に短縮することにより、このゲート混乱問
題の効果を著しく減少させる。本発明のプログラミング
技術は、各メモリ・セルのプログラミング時間を１／１
００倍以下に短縮する。このプログラミング時間の短縮
によって、アレイ内の各不揮発性メモリ・セルの制御ゲ
ート領域上に高い電圧電位が存在する時間量を減らすこ
とになる。したがって、本発明のプログラミング時間に
おける改善は、ゲート混乱問題においても、直接的に比
例する改善をもたらすものである。
【００１９】次に、図１の不揮発性メモリ・セル１３を
形成する方法について説明する。以下の例では、不揮発
性メモリ・セル１３をｎ−チャネル素子として形成する
ものとする。尚、ｎ−型領域をｐ−型領域に、そしてそ
の逆に変更することによって、ｐ−チャネル素子も形成
可能であることは理解されよう。まず、半導体基板１０
を用意するが、ｎ−またはｐ−型導電性に低濃度にドー
プされたシリコン基板であることが好ましい。また、不
揮発性メモリ・セル１３を形成する半導体物質本体は、
エピタキシャル層または接合半導体基板の一部を用いて
用意することができる。次に、半導体基板１０にドープ
することにより、ウエル領域１２をｐ−型領域として形
成する。例えば、硼素を約１ｘ１０12原子／ｃｍ2 ない
し１ｘ１０17原子／ｃｍ2 の投与量で、約３５ｋｅｖな
いし１５０ｋｅｖのエネルギを用いて半導体基板１０に
注入することによって、ウエル領域１２を形成すること
ができる。
形成する方法について説明する。以下の例では、不揮発
性メモリ・セル１３をｎ−チャネル素子として形成する
ものとする。尚、ｎ−型領域をｐ−型領域に、そしてそ
の逆に変更することによって、ｐ−チャネル素子も形成
可能であることは理解されよう。まず、半導体基板１０
を用意するが、ｎ−またはｐ−型導電性に低濃度にドー
プされたシリコン基板であることが好ましい。また、不
揮発性メモリ・セル１３を形成する半導体物質本体は、
エピタキシャル層または接合半導体基板の一部を用いて
用意することができる。次に、半導体基板１０にドープ
することにより、ウエル領域１２をｐ−型領域として形
成する。例えば、硼素を約１ｘ１０12原子／ｃｍ2 ない
し１ｘ１０17原子／ｃｍ2 の投与量で、約３５ｋｅｖな
いし１５０ｋｅｖのエネルギを用いて半導体基板１０に
注入することによって、ウエル領域１２を形成すること
ができる。
【００２０】次に、第１誘電体層１７を半導体基板１０
の表面１１上に形成する。好ましくは、第１誘電体層１
７は、厚さが５００オングストロームで、二酸化シリコ
ンの層で作成する。尚、第１誘電体層１７は、約３００
オングストロームないし１０００オングストロームの厚
さとし、シリコン、窒化シリコン、酸化シリコン、二酸
化シリコンのような一連の誘電体物質でも構成可能であ
ることは理解されよう。次に、フローティング・ゲート
領域１８を形成し、第１誘電体層１７上でパターニング
を行う。好ましくは、フローティング・ゲート領域１８
は、ポリシリコンで作成し、約２００オングストローム
ないし４０００オングストロームの厚さとする。次に、
フローティング・ゲート領域１８と第１誘電体層１７と
を形成し、半導体１０の表面１１の部分を露出させる。
の表面１１上に形成する。好ましくは、第１誘電体層１
７は、厚さが５００オングストロームで、二酸化シリコ
ンの層で作成する。尚、第１誘電体層１７は、約３００
オングストロームないし１０００オングストロームの厚
さとし、シリコン、窒化シリコン、酸化シリコン、二酸
化シリコンのような一連の誘電体物質でも構成可能であ
ることは理解されよう。次に、フローティング・ゲート
領域１８を形成し、第１誘電体層１７上でパターニング
を行う。好ましくは、フローティング・ゲート領域１８
は、ポリシリコンで作成し、約２００オングストローム
ないし４０００オングストロームの厚さとする。次に、
フローティング・ゲート領域１８と第１誘電体層１７と
を形成し、半導体１０の表面１１の部分を露出させる。
【００２１】次に、フローティング・ゲート領域１８の
残りの部分と共にマスキング層（図示せず）を用いて、
ソース領域１５とドレイン領域１６を形成する、半導体
基板１０の部分を規定する。次に、約１ｘ１０14原子／
ｃｍ2 ないし１ｘ１０17原子／ｃｍ2 の投与量の燐また
は砒素を、約５０ｋｅｖないし１５０ｋｅｖのエネルギ
で注入することにより、ソース領域１５およびドレイン
領域１６をｎ−型領域として形成する。次に、フローテ
ィング・ゲート領域１８上に、第２誘電体層１９と制御
ゲート領域２１とを形成する。第２誘電体層１９は、シ
リコン、窒化シリコン、酸化シリコン、または二酸化シ
リコンのような誘電体物質で形成し、制御ゲート領域２
１はポリシリコンで形成することが好ましい。第２誘電
体層１９は約３００オングストロームないし１０００オ
ングストロームの厚さであり、制御ゲート電極２１は約
２００オングストロームないし４０００オングストロー
ムの厚さである。
残りの部分と共にマスキング層（図示せず）を用いて、
ソース領域１５とドレイン領域１６を形成する、半導体
基板１０の部分を規定する。次に、約１ｘ１０14原子／
ｃｍ2 ないし１ｘ１０17原子／ｃｍ2 の投与量の燐また
は砒素を、約５０ｋｅｖないし１５０ｋｅｖのエネルギ
で注入することにより、ソース領域１５およびドレイン
領域１６をｎ−型領域として形成する。次に、フローテ
ィング・ゲート領域１８上に、第２誘電体層１９と制御
ゲート領域２１とを形成する。第２誘電体層１９は、シ
リコン、窒化シリコン、酸化シリコン、または二酸化シ
リコンのような誘電体物質で形成し、制御ゲート領域２
１はポリシリコンで形成することが好ましい。第２誘電
体層１９は約３００オングストロームないし１０００オ
ングストロームの厚さであり、制御ゲート電極２１は約
２００オングストロームないし４０００オングストロー
ムの厚さである。
【００２２】次に、ウエル領域１２および半導体基板１
０に、第１電気接点２２と第２電気接点２３とをそれぞ
れ形成する。第１電気接点２２および第２電気接点２３
は、ドープ・ポリシリコン、アルミニウムなどのような
種々の導電性物質で形成することができる。再度述べる
が、第１電気接点２２と第２電気接点２３を互いに電気
的に分離することにより、ウエル領域１２および半導体
基板１０上に異なる電圧電位を印加可能とする。
０に、第１電気接点２２と第２電気接点２３とをそれぞ
れ形成する。第１電気接点２２および第２電気接点２３
は、ドープ・ポリシリコン、アルミニウムなどのような
種々の導電性物質で形成することができる。再度述べる
が、第１電気接点２２と第２電気接点２３を互いに電気
的に分離することにより、ウエル領域１２および半導体
基板１０上に異なる電圧電位を印加可能とする。
【００２３】以上の説明から、本発明は不揮発性メモリ
・セルのプログラミング時間を改善する方法を提供する
ことが認められよう。不揮発性メモリ・セルはドープ・
ウエル領域内に形成されるので、不揮発性メモリ・セル
のチャネル領域における電子数が増大することになる。
また、ウエル領域に電圧電位を加えることにより、不揮
発性メモリ・セルのチャネル領域に電子を追加する。こ
の追加された電子によって、フローティング・ゲート領
域内に電子が捕獲される割合が増加するので、プログラ
ミング時間の短縮が図られる。プログラミング時間の短
縮は、不揮発性メモリ・セルの検査時間の短縮および製
造コストの低減をもたらすだけでなく、プログラミング
の間のゲート混乱現象の効果も減少させる。ウエル領域
の形成は最少の処理コストおよび複雑性で得られるが、
不揮発性メモリ・セルの検査コストは２桁低減すること
ができる。
・セルのプログラミング時間を改善する方法を提供する
ことが認められよう。不揮発性メモリ・セルはドープ・
ウエル領域内に形成されるので、不揮発性メモリ・セル
のチャネル領域における電子数が増大することになる。
また、ウエル領域に電圧電位を加えることにより、不揮
発性メモリ・セルのチャネル領域に電子を追加する。こ
の追加された電子によって、フローティング・ゲート領
域内に電子が捕獲される割合が増加するので、プログラ
ミング時間の短縮が図られる。プログラミング時間の短
縮は、不揮発性メモリ・セルの検査時間の短縮および製
造コストの低減をもたらすだけでなく、プログラミング
の間のゲート混乱現象の効果も減少させる。ウエル領域
の形成は最少の処理コストおよび複雑性で得られるが、
不揮発性メモリ・セルの検査コストは２桁低減すること
ができる。
【図１】本発明によるメモリ・セルの断面図。
１０ 半導体基板 １１ 半導体基板表面 １２ ウエル領域 １３ 不揮発性メモリ・セル １４ チャネル領域 １５ ソース領域 １６ ドレイン領域 １７ 誘電体層 １８ フローティング・ゲート領域 ２２，２３ 電気接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エフォン・エー・オモン アメリカ合衆国アリゾナ州ハイリー、イー スト・サン・アンジェロ・アベニュー4049
Claims (5)
- 【請求項１】不揮発性メモリ・セル（１３）のプログラ
ミング方法であって：不揮発性メモリ・セル（１３）を
用意する段階であって：該不揮発性メモリ・セル（１
３）は： ａ）第１導電型の半導体基板（１０）であって、第２導
電型のウエル領域（１２）を有する前記半導体基板（１
０）；および ｂ）前記ウエル領域（１２）と前記半導体基板（１０）
との間に電圧電位を与える、前記ウエル領域（１２）へ
の接点（２２）；を有し、 ｃ）前記不揮発性メモリ・セル（１３）は、前記ウエル
領域（１２）の上に位置する、フローティング・ゲート
領域（１８）、制御ゲート領域（２１）、および誘電体
層（１７）を有し、前記不揮発性メモリ・セル（１３）
は、前記ウエル領域（１２）内に、ソース領域（１
５）、ドレイン領域（１６）、およびチャネル領域（１
４）を有し、前記チャネル領域（１４）が前記ソース領
域（１５）と前記ドレイン領域（１６）との間にある前
記不揮発性メモリ・セル（１３）を用意する段階；前記
不揮発性メモリ・セル（１３）のドレイン領域（１６）
上に第１電圧電位を加える段階；前記不揮発性メモリ・
セル（１３）のソース領域（１５）上に第２電圧電位を
加え、前記第１電圧電位および前記第２電圧電位によ
り、前記不揮発性メモリ・セル（１３）のチャネル領域
（１４）を通過する電流を与える段階；前記ウエル領域
（１２）への前記接点（２２）上に第３電圧電位を加
え、前記ソース領域（１５）から前記ウエル領域（１
２）に電子の流れを与える段階；および前記不揮発性メ
モリ・セル（１３）の制御ゲート領域（２１）上に第４
電圧電位を加え、前記第４電圧電位が、ホット・キャリ
ア注入によって、電子を前記チャネル領域（１４）から
前記フローティング・ゲート領域（１８）に向かわせる
段階；から成ることを特徴とする方法。 - 【請求項２】前記不揮発性メモリ・セルの誘電体層（１
７）は、厚さが３００オングストロームより大きいこと
を特徴とする請求項１記載の不揮発性メモリ・セル（１
３）のプログラミング方法。 - 【請求項３】不揮発性メモリ・セル（１３）のプログラ
ミング方法であって：ウエル領域（１２）を有する半導
体基板（１０）；前記ウエル領域（１２）内に形成され
たソース領域（１５）およびドレイン領域（１６）；お
よび前記ウエル領域（１２）の上に位置する、制御ゲー
ト領域（２１）、フローティング・ゲート領域（１
８）、および厚さが少なくとも３００オングストローム
である誘電体層（１７）；を含む電気的プログラム可能
リード・オンリ・メモリ・セルを用意する段階；前記電
気的プログラム可能リード・オンリ・メモリ・セルのド
レイン領域（１６）上に第１電圧電位を加える段階；前
記電気的プログラム可能リード・オンリ・メモリ・セル
のソース領域（１５）上に第２電圧電位を加える段階；
前記ウエル領域（１２）上に第３電圧電位を加える段階
であって、該第３電圧電位は、前記第１電圧電位よりも
小さく、前記第３電圧電位は前記第２電圧電位よりも大
きい、前記第３電圧電位を加える前記段階；および前記
電気的プログラム可能リード・オンリ・メモリ・セルの
制御ゲート領域（２１）上に第４電圧電位を加えること
によって、前記電気的プログラム可能リード・オンリ・
メモリ・セルをプログラムする段階であって、前記第４
電圧電位が電子を前記フローティング・ゲート領域（１
８）に向かわせる段階；から成ることを特徴とする方
法。 - 【請求項４】不揮発性メモリ・セル（１３）であって：
表面を有する半導体基板（１０）；前記半導体基板（１
０）内にあるウエル領域（１２）であって、前記半導体
基板（１０）の表面（１１）と連続する前記ウエル領域
（１２）；前記ウエル領域（１２）内にあるソース領域
（１５）とドレイン領域（１６）；前記半導体基板（１
０）の表面（１１）上に位置する第１誘電体層（１７）
であって、厚さが少なくとも ３００オングストローム
である前記第１誘電体層（１７）；前記第１誘電体層
（１７）上に位置するフローティング・ゲート領域（１
８）であって、前記ソース領域（１５）と前記ドレイン
領域（１６）との間のチャネル（１４）を変調する前記
フローティング・ゲート領域（１８）；前記半導体基板
（１０）への第１電気接点（２３）；および前記ウエル
領域（１２）への第２電気接点（２２）；から成り、 前記第１電気接点（２３）および前記第２電気接点（２
２）を電気的に分離することにより、前記ウエル領域
（１２）上に第１電圧電位を加えることができ、かつ前
記半導体基板（１０）上に第２電圧電位を加えることが
できる、ことを特徴とする不揮発性メモリ・セル（１
３）。 - 【請求項５】不揮発性メモリ・セル（１３）であって：
半導体物質本体（１０）；前記半導体物質本体（１０）
内に形成されたウエル領域（１２）；前記ウエル領域
（１２）内にあり、該ウエル領域（１２）とは異なる導
電型のソース領域（１５）、およびドレイン領域（１
６）；前記半導体物質本体（１０）上に位置する第１誘
電体層（１７）であって、前記第１誘電体層（１７）は
前記ソース領域（１５）と前記ドレイン領域（１６）と
の間にある前記ウエル領域（１２）の少なくとも一部を
覆い、厚さが少なくとも３５０オングストロームである
前記第１誘電体層（１７）；前記第１誘電体層（１７）
上に位置するフローティング・ゲート領域（１８）；前
記半導体物質本体（１０）への第１電気接点（２３）；
および前記ウエル領域（１２）への第２電気接点（２
２）であって、前記第１接点（２３）から電気的に分離
されている前記第２接点（２２）；から成ることを特徴
とする不揮発性メモリ・セル（１３）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US604321 | 1996-02-21 | ||
| US08/604,321 US5703808A (en) | 1996-02-21 | 1996-02-21 | Non-volatile memory cell and method of programming |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232455A true JPH09232455A (ja) | 1997-09-05 |
| JP4083835B2 JP4083835B2 (ja) | 2008-04-30 |
Family
ID=24419149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4981397A Expired - Fee Related JP4083835B2 (ja) | 1996-02-21 | 1997-02-18 | 不揮発性メモリ・セルおよびプログラミング方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5703808A (ja) |
| EP (1) | EP0791966B1 (ja) |
| JP (1) | JP4083835B2 (ja) |
| KR (1) | KR970063753A (ja) |
| DE (1) | DE69707169T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020878A (ja) * | 2008-07-08 | 2010-01-28 | Acer Inc | 不揮発性メモリのプログラミング方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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