JP2505286B2 - 不揮発性半導体記憶素子 - Google Patents

不揮発性半導体記憶素子

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JP2505286B2 JP1205856A JP20585689A JP2505286B2 JP 2505286 B2 JP2505286 B2 JP 2505286B2 JP 1205856 A JP1205856 A JP 1205856A JP 20585689 A JP20585689 A JP 20585689A JP 2505286 B2 JP2505286 B2 JP 2505286B2
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶素子に関し、より詳細
には、不揮発性半導体記憶素子のセルの構造に関する。
［従来の技術］ 第１図に示されている従来の不揮発性半導体記憶素子
においては、プログラムする間、12〜15Vの直流電圧が
制御ゲート６に印加され、そして、ドレイン領域内に熱
い電子を生成させるに十分な６〜8Vが、フローティング
ゲート５内に電子を注入すべくドレイン７に印加され
る。これにより、ゲート酸化膜を障壁を乗り越えるのに
十分なエネルギを有する熱い電子が、フローティングゲ
ート７に蓄積される。
［発明が解決しようとする課題］ このため、従来の不揮発性半導体記憶素子において
は、プログラムする際に高い電圧がゲート６及びドレイ
ン７に印加されるので、大きな直流電流がセルアレー内
に流れるという問題点があった。
更に、セルアレーを消去すべく、制御ゲート６には0V
そしてドレイン７には直流の12〜18Vが印加されるの
で、注入された電子が、ドレイン７に向かってゲート酸
化膜を突き抜けるということが起こる。このため、フロ
ーティングゲート酸化膜２が劣化するという問題点が、
プログラム／消去というサイクルの数が増加するに従
い、発生する。
従って、本発明の目的は、低電圧でのプログラミング
を可能にした不揮発性半導体記憶素子を提供することで
ある。
また、本発明の他の目的は、記憶素子セルの信頼性を
向上させた不揮発性半導体記憶素子を提供することであ
る。
［課題を解決するための手段］ 上記目的を達成するため、本発明によれば、半導体基
板上に形成された厚い酸化膜層からなるフィールド領域
と、該フィールド領域で囲まれた半導体基板のｎ型と同
じ型のｎ型不純物で高濃度にドーピングされた第１アク
ティブ領域と、該フィールド領域で囲まれた第２アクテ
ィブ領域と、該第１アクティブ領域上に形成された第１
ゲート絶縁膜と、該第２アクティブ領域上に形成された
第２ゲート絶縁膜と、該第１ゲート絶縁膜及び第２ゲー
ト絶縁膜上に形成された低抵抗の第１ゲートと、該第１
ゲートによって該第１ゲート絶縁膜下方の該半導体基板
上に形成されたチャネル領域と、該チャネル領域によっ
て該第１アクティブ領域内において分離された、該半導
体基板上のｎ型とは反対の型のｐ型不純物で高濃度にド
ーピングされたドレイン及びソースとを具備して、前記
半導体基板と第１アクティブ領域とが同一な導電型で電
子的に接続され、該第１アクティブ領域と薄い前記第１
ゲート絶縁膜領域とが同一位置に形成されることを要旨
とする。
［実 施 例］ 以下、図面を参照して本発明の実施例について説明す
る。
本発明に係る不揮発性半導体記憶素子のセルの構造を
示す第２図（ａ）、（ｂ）及び（ｃ）において、参照符
号11はN-半導体基板、12はフィールド酸化膜、13はトラ
ンジスタのチャネル、14はトンネル酸化膜、15はフロー
ティングゲート、16は制御ゲート、17はインターポリ酸
化膜をそれぞれ示す。
本発明の構造について説明すると、先ず、基板電位印
加手段N+と単一のチャネル13とを有するトランジスタ
が、半導体基板11上に形成され、その基板電位印加手段
上にトンネル酸化膜14が形成され、そして、そのトンネ
ル酸化膜14と単一のチャネルを有するトランジスタとの
上にフローティングゲートが形成される。次いで、その
フローティングゲート15上にインターポリ酸化膜17が形
成された後、制御ゲート16が形成される。
以下、作用について説明する。
第２図（ｂ）を参照するに、セルアレーを消去すべ
く、負の高い電圧が制御ゲートに印加され且つ5Vが半導
体基板11に印加されると、半導体基板11とフローティン
グゲート15との間の電圧差に比例する電場が、トンネル
酸化膜14に誘導される。
電場の強さが電子を突き抜けさせるに十分な程大きい
と、フローティングゲート15における電子は、基板に向
かってフローティングゲート15を離れる。この時、セル
のしきい値電圧（VTE）は十分に負になる（VTE＜＜
０）。
次に、選択されたセルをプログラムすべく、消去後の
しきい値電圧（VTE）よりも高いゲート−ソース電圧（V
GS）が印加されると、トランジスタはターンオンして電
流が流れる。ドレイン−ソース電圧（VDS）が十分に低
いと（VDS＜＜０）、ドレイン近傍のチャネル領域に熱
い電子が生成される。これらの熱い電子の内のいくつか
は、それらがゲート酸化膜の障壁を乗り越えるに十分な
エネルギを有しているので、フローティングゲート内に
注入される。この結果、プログラムされたセルは、デプ
レション型即ち低いしきい値電圧を有するトランジスタ
となり、プログラムされたセルのしきい値電圧は正の方
向にシフトする。
プログラム又は消去されたセルのデータ（１又は０）
を決定すべく、ドレインに3V、ソースに5V、そしてゲー
トに3Vがそれぞれ印加され、セルの電流（オン又はオ
フ）によってデータ（１又は０）が決定される。
［発明の効果］ 以上のように本発明によれば、半導体基板と第１アク
ティブ領域とが同一な導電型で電気的に接続され、該第
１アクティブ領域と薄い第１ゲート絶縁膜領域とが同一
位置に形成されるので、製造工程の簡素化を図ることが
できるとともに、集積度を向上することができる。
【図面の簡単な説明】
第１図は従来のセルの垂直構造図である。 第２図（ａ）は本発明に係るセルの平面構造図であり、
第２図（ｂ）及び第２図（ｃ）は第２図（ａ）のＡ−Ａ
線及びＢ−Ｂ線にそれぞれ沿う垂直構造図である。 １……ｐ型基板 ２……フローティングゲート酸化膜 ３……制御ゲート酸化膜 ３……制御ゲート酸化膜 ４……インターポリ酸化膜 ５……フローティングゲート ６……制御ゲート ７……ドレイン ８……ソース 11……Ｎ型半導体基板 12……フィールド酸化膜 13……チャネル 14……トンネル酸化膜 15……フローティングゲート 16……制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (56)参考文献 特開 昭62−155568（ＪＰ，Ａ) 特開 昭59−117270（ＪＰ，Ａ) 特開 昭63−166（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された厚い酸化膜層か
    らなるフィールド領域と、 該フィールド領域で囲まれた半導体基板のｎ型と同じ型
    のｎ型不純物で高濃度にドーピングされた第１アクティ
    ブ領域と、 該フィールド領域で囲まれた第２アクティブ領域と、 該第１アクティブ領域上に形成された第１ゲート絶縁膜
    と、 該第２アクティブ領域上に形成された第２ゲート絶縁膜
    と、 該第１ゲート絶縁膜及び第２ゲート絶縁膜上に形成され
    た低抵抗の第１ゲートと、 該第１ゲートによって該第１ゲート絶縁膜下方の該半導
    体基板上に形成されたチャネル領域と、 該チャネル領域によって該第１アクティブ領域内におい
    て分離された、該半導体基板上のｎ型とは反対の型のｐ
    型不純物で高濃度にドーピングされたドレイン及びソー
    スとを具備して、 前記半導体基板と第１アクティブ領域とが同一な導電型
    で電気的に接続され、該第１アクティブ領域と薄い前記
    第１ゲート絶縁膜領域とが同一位置に形成されることを
    特徴とする不揮発性半導体記憶素子。
JP1205856A 1988-11-29 1989-08-10 不揮発性半導体記憶素子 Expired - Lifetime JP2505286B2 (ja)

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