JPS62193283A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に電気的に内容の消
去が可能な不揮発性半導体記憶装置（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌ
ｓ　ＲＯＭ　＋以下Ｅ”ＰＲＯＭ）に係わる。

（従来の技術） 従来、Ｅ”ＰＲＯＭとしては第２図に示すものが知られ
ている。

図中の１は、表面にフィールド酸化膜２を有するシリコ
ン基板である。前記フィールド酸化膜２で囲まれた島領
域には、メモリセルの一部を構成する１“型のソース・
ドレイン領域３・４、及び選択トランジスタの一部を構
成する１層５が夫々設けられている。前記ソース・ドレ
イン領域３，４のチャネル上には、トンネル酸化膜と呼
ばれる極薄酸化膜６を介して浮遊ゲート７が設けられて
いる。この浮遊ｅ−ドア上には酸化膜８を介して制御ｒ
−ト９が設けられている。また、前記ドレイン領域４と
Ｎ＋層５のチャネル上にも、ゲート酸化膜ＩＱを介して
ｆ−ト電極１ノが設けられている。

前記フィールド酸化膜２や制御ゲート９等の上には層間
絶縁膜１２が設けられている。こうした構造のＥ２ＲＯ
Ｍは、極薄酸化膜６を介して浮遊ケ゛−ドアへ電子を注
入し、又は浮遊ゲート７から電子を抜くことをトンネル
効果にて電気的に行うもので、電子を注入した状態を“
０′（又は“１２）、抜いしかしながら、第２図の６１
ρＲＯＭによれば、極薄酸化膜６の膜厚（〜数十Ｘ）を
制御することが非常に困難であるとともに、書き込み、
消去時に高電圧が加わり信頼性が低下する。

また、上記と同様な理由により、同様な構造を有するＥ
ＰＲＯＭと比較し、セルの選択性に乏しく選択トランジ
スタを必ず設けねばならない。従うて、高集積化に対し
不利である。

更に、上記Ｅ″Ｆ’　ＲＯＭはＥＰＲＯＭに比較し製造
工程が複雑であるため、コスト高となる。

更には、浮遊ゲート７から電子を抜く時、過剰に抜いて
デデレッシ、ン型化を招き、回路設計を来と比べ計頼性
、集積度、コストの点で優れ、かつ回路設計を容易にで
きる半導体記憶装置を提供することを目的とする。

〔発明の構成〕 （問題点を解決するための手段） 本発明は、半導体基板と、この半導体基板表面に設けら
れたノース・ドレイン領域と、前記半導体基板上に第１
の絶縁膜を介して設けられた浮遊ダートと、この浮遊ダ
ート上に第２の絶縁膜を介して設けられた制御デートと
、前記半導体基板表面に設けられかつ光照射によυ前記
浮遊ゲート中の電子を該浮遊デートの外へ放出する前記
基板と逆導電型の半導体領域とを具備することを特徴と
し、信頼性、集積度の向上、低コスト化及び回路設計の
容易化を図りたものである。

（作用） 本発明は、ＰＮ接合に逆方向電圧を加えアバランシ、降
伏を起こさせて接合面より光を発生させること、及びＥ
ＰＲＯＭの如くメモリされている内容を紫外線照射によ
って消去することを効果的に組み合わせ、アバランシュ
降伏時発生する光をＥＰＲＯＭの内容消去に応用したも
のである。

（実施例） 実施例１ 第１図は本発明の一実施例に係るＥ”ＰＲＯＭの断面図
を示す。図中の２１は、表面にフィールド酸化膜２２を
有するＰ″″聾のシリコン基板である。前記フィールド
酸化膜２２で囲まれた島領域には、鹸型のソース・ドレ
イン領域２３．２４、が設けられている。また、同島領
域には、及び後記浮遊ｆ−）中の電子を該ダートの外へ
放出するＮ＋型の半導体領域（Ｎ＋領領域２５が前記ド
レイン領域２４の近傍に設けられている。前記ソース・
ドレイン領域２３．２４のチャネル上には、第１の酸化
膜２６を介して浮遊デート２７が設けられている。

この浮遊ｒ　−）　２７上には、第２の酸化膜２８を介
して制御ゲート２９が設けられている。また、前記耐領
域２５上には第３の酸化膜３０が設けられている。前記
フィールド酸化膜２２及び制御ｒ−ト２９等の上には、
層間絶縁膜３１が設けられている。前記ソース・ドレイ
ン領域２３．２４及び耐領域２９上の第１の酸化膜２６
（又は第３の酸化膜３０）、眉間絶縁膜３１には、コン
タクトホール３２・・・が設けられている。これらのコ
ンタクトホール３２・・・Ｋは、夫々ソース電極３３、
ドレイ／電極３４及び消去用電極３５が設けられている
。

次に、乞うした構造のε′″ｐ　ＲＯＭの書き込み動作
及び消去動作について説明する。

（ａ）書き込み動作；これはＥＰＲＯＭの場合と全く同
じである。即ち、制御ｒ−ト２９に１２．５Ｖ、ドレイ
ン電極３４に１０ｖを加え、ソース電極３３、基板３１
を接地電位にするだけでよい。この状態を１×１０　秒
程度保持すればメモリセルのしきい値電圧は１．５ｖか
ら５．５ｖに変動する。こつ状態を記憶状態の０＃（又
は１″）に対応させる。

この際、消去用電極３５は浮遊状態でかまわ人いが、接
地電位にした方が好ましい。

（ｂ）消去動作：消去する際は、ソース電極３３、ドレ
イン電極３４、制御ゲート２９及び基板２１を接地電位
とし、消去用電極３５に約２０Ｖの電圧を加えた状態で
行う。これにより、消去用電極３５と基板２１間で形成
されたＮ”Ｐ接合はアバランシ−降伏状態にあり、接合
面より発光が起きる。

この光のエネルイー分布は約１．１　ｅＶにピークを持
つかなりなまった分布をし、浮遊ｒ　−）　２７中に蓄
積された電荷（電子）を浮遊ゲート２７の外に放出する
エネルギー約４．３　ｅＶ以上の光も存在する。

従って、メモリの内容を消去することができる。

ここで、この状態を記憶状態の“１＃（又は０”）に対
応させ、メモリを動作させる。

実施例１によれば、浮遊ｆ−ト、？７中の電子を該ｒ　
−ト２７の外へ出す？領域２５を、メモリセルの一部を
構成するＮ＋型のドレイ／領域２４の近傍に設けた構造
となっているため、従来のＥＰＲＯＭの如く極薄酸化膜
を必要としない・従って、高信頼性化が可能である。ま
た、同様な理由により、セルの選択性が澄れ、１トラン
ジスタに対し１セル構成をとることができ、集積度を向
上できる。

更に、ＥＰＩ（、ＯＭとほぼ同じ工程で製作できるため
、従来のε’ｐ　ＲＯＭと比べて大巾にコストダウンが
できる。更には、電気−光変換により最終的には紫外線
で消去を行うため、過剰電子引き抜きによるデプレッシ
曽ン型化は生じず、回路設計を容易化できる。

ここで、消去動作について実験した結果を第５図に示す
。但し、この実験は、第４図に示す如くＮ＋領域４１が
環状の場合について行った。第５図において、メモリセ
ルに電子を注入した時点が０分である。また、消去動作
中は消去用電極３５と基板２１間にピーク電圧１８ｖの
鋸歯状電圧を加えた。この時の平均電流値は２５ｍＡで
ある。同図より、１００分間消去してしき値の変化蓋が
約ＩＶであることが確認できた。

なお、上記実施例１では、Ｎ＋領領域ドレイン領域近傍
の基板表面に設けたが、これに限らない。

例えば、Ｎ＋領領域ソース・ドレイン領域のチャネルの
直下の基板に埋め込んでもよい。

実施例２ 第３図は、本発明の実施例２に係るｓａｐ　ＲＯＭの断
面図を示す。図中の５１は、Ｎ型のシリコン基板である
。この基板５１の表面には、浮遊ダート２７中の電子を
該ゲート２７の外へ放出するＰウェル５２が設けられて
いる。このＰウェル５２の表面には前述した炉型のソー
ス・ドレイン領域２３゜２４、及びＰウェル５２のＰ取
出し領域５３が設けられている。

実施例２によれば、ＮＷのシリコン基板５）の表面に浮
遊ゲート２７中の電子を該ｆｆ−）、？７の外へ放出す
るＰウェルを設けた構造となっているため、実施例１と
同様の効果を有する。

〔発明の効果〕

以上詳述した如く本発明によれば、従来と比べ信頼性、
集積度、コストの点で優れ、かつ回路設計が容易な半導
体記憶装置を提供できる。

【図面の簡単な説明】

第１図は本発明の実施例１に係るε７Ｐ　ＲＯＭの断面
図、第２図は従来のＥ’ｐ　１ｃｏｙｉの断面図、第３
図は本発明の実施例２に係るＥγＲＯＭの断面図、第４
図は本発明に係るｔ′ｐ　ＲＯＭの平面図、第５図は第
４図のＥ”Ｆ　ＲＯＭによるしきい値特性図である。 ２ノ・・・Ｐ−型のシリコン基板、２２・・・フィール
ド酸化膜、２３・・・炉型のソース領域、２４・・・炉
型のドレイン領域、２５．４１・・・耐領域、２６　、
２８゜３０・・・酸化膜、２７・・・浮遊ｒ−）、２９
・・・制御デート、３１・・・層間絶縁膜、３２・・・
コンタクトホール、３３・・・ノース電極、３４・・・
ドレイン電極、３５・・・消極用電極、５ノ・・・Ｎｕ
のシリコン基板、５２・・・Ｐウェル。

Claims (1)

【特許請求の範囲】
1. 半導体基板と、この半導体基板表面に設けられたソース
   ・ドレイン領域と、前記半導体基板上に第１の絶縁膜を
   介して設けられた浮遊ゲートと、この浮遊ゲート上に第
   ２の絶縁膜を介して設けられた制御ゲートと、前記半導
   体基板表面に設けられかつ光照射により前記浮遊ゲート
   中の電子を該浮遊ゲートの外へ放出する前記基板と逆導
   電型の半導体領域とを具備することを特徴とする半導体
   記憶装置。