JP2713901B2 - 不揮発性半導体記憶装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電気的書替えを可能とした不揮発性半導体
記憶装置に係り、特に書込みまたは消去のために電源電
圧より高いプログラミング電圧を得る定電圧ダイオード
の部分の改良に関する。 （従来の技術） 電気的に書替え可能とした不揮発性半導体記憶装置
（E2PROM）のメモリセルは、浮遊ゲートと制御ゲートを
持つMOSトランジスタ構造を有し、浮遊ゲートへの電荷
注入のみならず、浮遊ゲートの電荷放出をも電気的に行
うよう工夫されている。例えばそのメモリセルは、書替
え領域の基板と浮遊ゲートとの間にトンネル電流が流れ
得る極薄絶縁膜を設けた構造とする。この様な構造のｎ
チャネルのメモリセルでの情報消去動作は、制御ゲート
に正の高電圧を印加し、ドレインを接地して基板から電
子を極薄絶縁膜を通して浮遊ゲートに注入することによ
り行われる。情報の書込みは、制御ゲートを接地し、ド
レインに正の高電圧を印加して、浮遊ゲートの電子を極
薄絶縁膜を通して基板に放出させることにより行われ
る。これらの電気的書込み，消去に用いられる高電圧
（プログラミング電圧）は、昇圧回路と定電圧回路を用
いて作られる。 この様なE2PROMでの情報書替え動作では、浮遊ゲート
と制御ゲートの間の絶縁膜に高電界がかかるため、メモ
リセルの信頼性上前述のプログラミング電圧は精度の高
いものであることが要求される。例えば、プログラミン
グ電圧が設定値より高いと、書替えを繰返すうちにゲー
ト絶縁膜が容易に破壊する。具体的にメモリセルのゲー
ト絶縁膜の膜厚が400Å程度とし、プログラミング電圧
が20Vとすると、このプログラミング電圧が僅か1V増加
するだけで絶縁膜が破壊するまでの寿命は1/2にまで減
少する。逆に、プログラミング電圧が低下すると、メモ
リセルの書込み時と消去時のしきい値電圧の下が減少
し、メモリセルの“0",“1"判定のマージンが小さくな
るという結果を招く。 ところで20V程度の高電圧を定電圧化するためには、
アバランシェを利用したダイオードが必要である。この
様な定電圧ダイオードは、通常基板と表面パシベーショ
ン膜の界面に電荷が蓄積されることによりブレークダウ
ン電圧が増加するという経時変化を示す。この経時変化
は前述した高精度のプログラミング電圧を得る上で大き
い障害となる。 この様な経時変化の少ない定電圧ダイオード構造とし
て従来、第７図に示すものが提案されている。p-型Si基
板51の表面部にn+型層52が形成され、このn+型層52の中
央部にこれより低濃度で深くｐ型層53が形成されてい
る。54は素子分離絶縁膜であり、55はチャネル・ストッ
パ層である。この構造では、pn接合は基板表面に終端し
ない。また定電圧を得るpn接合は基板内部に、n+型層52
の先端がｐ型層53を横切る部分に形成される。このダイ
オード構造では、表面ブレークダウンより先に基板内部
でブレークダウンを生じるため、前述したようにパシベ
ーション膜の界面に電荷が蓄積されることによるブレー
クダウン電圧の上昇という経時変化が軽減される。 しかしながら、この第７図の定電圧ダイオードには次
のような問題がある。先ず、ブレークダウン電圧は逆バ
イアス印加時に、n+型層52の先端部に形成されるpn接合
から下に突出する低濃度のｐ型層53内に伸びる空乏層の
伸び方により決まるから、ｐ型層53を基板内部に十分に
深く形成しなければならない。例えばｐ型層53の形成に
は、高い加速電圧でイオン注入を行うことが必要であ
る。ところがこのようにｐ型層53を深く形成して基板内
部にpn接合を形成する構造では、深さ方向の不純物濃度
分布によりブレークダウン電圧が決まるから、ブレーク
ダウン電圧を高精度に設定することが難しい。従ってこ
の定電圧ダイオードを用いてE2PROMのプログラミング電
圧を生成した場合、製造条件によるバラツキが大きく、
前述したようなE2PROMに要求される高精度のプログラミ
ング電圧を得ることは難しい。また、例えば20V程度の
ブレークブダウン電圧を得るためには、ｐ型層53のイオ
ン注入の加速電圧を200KeV以上としなければならず、イ
オン注入装置が高価なものとなる。 （発明が解決しようとする問題点） 以上のようにE2PROMでは、書込みおよび消去のための
プログラミング電圧として極めて精度の高い高電圧が要
求されているにも拘らず、従来の定電圧ダイオードでは
この要求に応えることができない、という問題があっ
た。 本発明は上記の点に鑑みなされたもので、極めて高精
度のプログラミング電圧を得ることを可能とした定電圧
ダイオードを備えたE2PROMを提供することを目的とす
る。 ［発明の構成］ （問題点を解決するための手段） 本発明は、E2PROMのプログラミング電圧を得るための
昇圧回路の出力端に設ける定電圧ダイオードを、一方が
第１導電型基板の素子分離された領域内中央部に、他方
がその周辺部に一部重なるように形成された、第１導電
型の低不純物濃度層と第２導電型の高不純物濃度層とか
ら構成し、且つその低不純物濃度層は不純物濃度分布の
ピークを基板表面より深い位置に設定し、また、定電圧
ダイオードを構成する不純物濃度層は、素子分離領域の
端部から所定距離離して形成し、且つ定電圧ダイオード
の周囲の素子分離領域の基板表面に形成されたチャネル
・ストッパ層はその先端部が、素子分離領域端部より後
退して形成したことを特徴とする。 （作用） この様な定電圧ダイオード構成とすれば、第１導電型
の低不純物濃度層と第２導電型の高不純物濃度層からな
るpn接合面は基板にほぼ垂直になる。換言すれば、逆バ
イアスが印加された時、空乏層は第１導電型の低不純物
濃度層内に横方向に伸びる。つまりダイオードの逆方向
耐圧特性を決定するのは基板の横方向の不純物濃度分布
であり、従来のように基板の縦方向の不純物濃度による
ものと比べて高精度のブレークダウン電圧が得られ、製
造条件による特性のバラツキも少ない。また、空乏層が
基板の横方向に伸びるため、第１導電型の低不純物濃度
層をそれ程深く形成する必要がなく、この定不純物濃度
層形成時のイオン注入加速電圧をそれ程高くする必要が
ない。しかも、第１導電型の低不純物濃度層は基板内部
に不純物分布のピークを持つから、そのpn接合のブレー
クダウン電圧を決定する部分は基板表面位置より所定距
離深い基板内部であり、ブレークダウン電圧の上昇とい
う経時変化は少ない。以上のように本発明の定電圧ダイ
オードにより生成されるプログラミング電圧は極めて高
精度であり、E2PROMの信頼性向上および性能向上が図ら
れる。また、定電圧ダイオードを構成する不純物濃度層
は、素子分離領域の端部から所定距離離して形成してお
り、且つ定電圧ダイオードの周囲の素子分離領域の基板
表面に形成されたチャネル・ストッパ層はその先端部
を、素子分離領域端部より後退して形成しているので、
素子分離領域の端部およびチャネル・ストッパ層の先端
部と定電圧ダイオードを構成する不純物濃度層との間の
ブレークダウン耐圧の向上を図ることができる。 （実施例） 以下、本発明の実施例を説明する。 第４図は、本発明の一実施例のE2PROMの全体構成を示
す。メモリセルMCは、浮遊ゲートと制御ゲートを有する
メモリトランジスタQMとこれに直列接続されたスイッチ
ングトランジスタQSとから構成され、これがマトリクス
配列されている。21はロウ・デコーダ、22はカラム・デ
コーダ、23はメモリセルのソースバイアス回路、24はセ
ンスアンプ、27はデータデコーダである。25は昇圧回路
であり、その出力は定電圧ダイオード26により振幅が一
定値に設定されてプログラミング電圧VPとして各部に供
給されている。ロウ・デコーダ21により選ばれたロウに
沿ったスイッチングトランジスタQSとバイト選択用トラ
ンジスタQRが駆動されると、選ばれた１バイト分につき
カラムデコーダ22により選択的に書込み，読み出しなど
が行われる。 第４図中、破線で囲んだメモリセルMCに着目して書替
え，読み出し動作を簡単に説明すると、次の通りであ
る。書込み時は、ロウ・デコーダ211の出力がプログラ
ミング電圧VP＝20V、カラム・デコーダ2221の出力が同
じくVP、カラム・デコーダ2211の出力はVSS、データ線
デコーダ27の選択された出力がやはりVPであり、セルバ
イアス回路23の出力はフローティングとなる。これによ
り選択されたメモリセルMCのメモリトランジスタQMで
は、ドレインが20V、制御ゲートが0Vとなり、浮遊ゲー
トに蓄積されていた電子が基板に放出される。消去時
は、カラム・デコーダ2211の出力がVP、カラム・デコー
ダ2221およびロウ・デコーダ211の出力もVP、データ線
デコーダ27およびセルバイアス回路の出力がVSSとな
る。これにより選択されたメモリトランジスタQMでは、
浮遊ゲートに電子が注入される。情報読み出しにはプロ
グラミング電圧VPは用いられない。即ち、ロウ・デコー
ダ211の出力およびカラム・デコーダ2221の出力をVCC、
他の出力を全てVSSとすることにより、メモリトランジ
スタQMのオン，オフ状態が読取られる。 第５図は、メモリセルMCの具体的な構造例である。メ
モリトランジスタQMは、ｐ型Si基板31にソース，ドレイ
ンとなるn+型層36,39が形成され、そのチャネル領域上
にゲート絶縁膜33を介して浮遊ゲート33が形成され、更
にこの上ににゲート絶縁膜34を介して制御ゲート35が形
成されている。書替え領域の基板表面にはソースとつな
がるｎ型層40が予め形成されており、この上に基板と浮
遊ゲート33との間で電荷の授受を行うための極薄絶縁膜
41が形成されている。スイッチングトランジスタQSは、
メモリトランジスタQMのソースと共通のn+型層36をソー
スとし、ドレインとなるn+型層38が形成され、これらの
間のチャネル領域上にゲート絶縁膜を介して二層構造の
ゲート電極37が形成されて構成されている。二層のゲー
ト電極37は他の箇所でコンタクト孔を介して共通接続さ
れている。 第１図（ａ）（ｂ）は、昇圧回路25の出力端に設けら
れた、プログラミング電圧VPを得るための定電圧ダイオ
ード26部分の構造を示す平面図とそのＡ−Ａ′断面図で
ある。p-型Si基板１の素子分離された領域の中央部に深
いｐ型層３が形成され、このｐ型層３の周辺に一部重な
るように周囲を取囲んで、カソード領域となるn+型層２
が形成されている。４は素子分離絶縁膜であり、５はチ
ャネル・ストッパ層であり、６は熱酸化膜である。ダイ
オード領域は図示のように素子分離領域の端部から距離
a1だけ離してあり、またチャネル・ストッパ層５はその
先端部を素子分離領域端部から距離a2だけ後退させてい
る。 この定電圧ダイオードの具体的な製造工程を、第２図
（ａ）〜（ｄ）により説明する。先ず（ａ）に示すよう
に、p-型Si基板１の素子分離領域を形成する。チャネル
・ストッパ層５は前述のように素子分離領域端部より所
定距離後退させて形成する。素子形成領域にはこの後例
えば300Åの熱酸化膜６を形成する。そしてこの後、
（ｂ）に示すようにリング状開口を持つ第１のマスク材
７を形成し、Asをイオン注入してn+型層２を形成する。
このときイオン注入条件は例えば、加速電圧40keV,ドー
ズ量4.5〜6.0×1015/cm2とする。次に（ｃ）に示すよう
に、改めて素子中央部に開口を持つマスク材８を形成
し、ボロンをイオン注入して深いｐ型層３を形成する。
ｐ型層３はその周辺部がn+型層２の一部と重なる。この
ｐ型層３のイオン注入条件は例えば、加速電圧150〜180
keV,ドーズ量2.5〜3.0×1012/cm2とする。これらイオン
注入後、酸化膜６が形成されている状態でO2雰囲気中で
900〜950℃,20〜30分の熱処理を行う。そして最後に
（ｄ）に示すように、CVDSiO2膜９を堆積し、コンタク
ト孔を開けてAl配線10,11を形成する。Al配線11は、n+
型層２のパターンと相似形をなしてリング状に形成され
る。 第３図は、この定電圧ダイオードの第１図（ｂ）でn+
型層２とｐ型層３が互いに重なるＢ−Ｂ′位置での深さ
方向の不純物濃度分布である。ｐ型層３の不純物濃度の
ピーク位置はn+型層２の先端よりも深い位置にある。 この実施例による定電圧ダイオードでは、逆バイアス
時、空乏層はリング状のn+型層２からｐ型層３内に横方
向に伸び、ブレークダウンは基板内部のpn接合部分で生
じる。従ってこの定電圧ダイオードにより得られるプロ
グラミング電圧VPは、経時変化が少ないことは勿論、イ
オン注入加速電圧依存性の少ない安定した高精度の値と
なる。これにより、E2PROMの信頼性向上と性能向上が図
られる。また定電圧ダイオードは横方向の空乏層の拡が
りを利用するため、ｐ型層３を従来のように深く形成す
ることは必要ではなく、従来のような高加速電圧を用い
る必要がない。 上記実施例の定電圧ダイオードでは、基板と同じ導電
型のｐ型層３を素子領域中央部に、カソードとなるn+型
層２をこのｐ型層３の周囲に設けたが、これらの配置を
逆にすることができる。その場合の断面構造を第１図
（ｂ）に対応させて第６図に示す。この構造の先の実施
例のものと比較した時の動作上の相違は、逆バイアス時
の空乏層の伸び方が素子中心部に向かう（求心的）か、
素子中心から外方に伸びる（拡散的）かの違いである。
これらは基板の横方向に空乏層が伸びるという点で本質
的に同じであり、縦方向の不純物濃度分布を先の実施例
と同様に設定すれば、先の実施例と同様の作用効果が得
られる。 本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することが可能
である。 ［発明の効果］ 以上述べたように本発明によれば、高いプログラミン
グ電圧を得るための定電圧ダイオードを、基板の横方向
に求心的に或いは拡散的に空乏層が伸びる構造とし、且
つブレークダウンを生じるpn接合部分が基板内部に位置
するように構成することにより、高精度且つ安定なプロ
グラミング電圧を得ることができ、従ってE2PROMの信頼
性向上および性能向上を図ることができる。
記憶装置に係り、特に書込みまたは消去のために電源電
圧より高いプログラミング電圧を得る定電圧ダイオード
の部分の改良に関する。 （従来の技術） 電気的に書替え可能とした不揮発性半導体記憶装置
（E2PROM）のメモリセルは、浮遊ゲートと制御ゲートを
持つMOSトランジスタ構造を有し、浮遊ゲートへの電荷
注入のみならず、浮遊ゲートの電荷放出をも電気的に行
うよう工夫されている。例えばそのメモリセルは、書替
え領域の基板と浮遊ゲートとの間にトンネル電流が流れ
得る極薄絶縁膜を設けた構造とする。この様な構造のｎ
チャネルのメモリセルでの情報消去動作は、制御ゲート
に正の高電圧を印加し、ドレインを接地して基板から電
子を極薄絶縁膜を通して浮遊ゲートに注入することによ
り行われる。情報の書込みは、制御ゲートを接地し、ド
レインに正の高電圧を印加して、浮遊ゲートの電子を極
薄絶縁膜を通して基板に放出させることにより行われ
る。これらの電気的書込み，消去に用いられる高電圧
（プログラミング電圧）は、昇圧回路と定電圧回路を用
いて作られる。 この様なE2PROMでの情報書替え動作では、浮遊ゲート
と制御ゲートの間の絶縁膜に高電界がかかるため、メモ
リセルの信頼性上前述のプログラミング電圧は精度の高
いものであることが要求される。例えば、プログラミン
グ電圧が設定値より高いと、書替えを繰返すうちにゲー
ト絶縁膜が容易に破壊する。具体的にメモリセルのゲー
ト絶縁膜の膜厚が400Å程度とし、プログラミング電圧
が20Vとすると、このプログラミング電圧が僅か1V増加
するだけで絶縁膜が破壊するまでの寿命は1/2にまで減
少する。逆に、プログラミング電圧が低下すると、メモ
リセルの書込み時と消去時のしきい値電圧の下が減少
し、メモリセルの“0",“1"判定のマージンが小さくな
るという結果を招く。 ところで20V程度の高電圧を定電圧化するためには、
アバランシェを利用したダイオードが必要である。この
様な定電圧ダイオードは、通常基板と表面パシベーショ
ン膜の界面に電荷が蓄積されることによりブレークダウ
ン電圧が増加するという経時変化を示す。この経時変化
は前述した高精度のプログラミング電圧を得る上で大き
い障害となる。 この様な経時変化の少ない定電圧ダイオード構造とし
て従来、第７図に示すものが提案されている。p-型Si基
板51の表面部にn+型層52が形成され、このn+型層52の中
央部にこれより低濃度で深くｐ型層53が形成されてい
る。54は素子分離絶縁膜であり、55はチャネル・ストッ
パ層である。この構造では、pn接合は基板表面に終端し
ない。また定電圧を得るpn接合は基板内部に、n+型層52
の先端がｐ型層53を横切る部分に形成される。このダイ
オード構造では、表面ブレークダウンより先に基板内部
でブレークダウンを生じるため、前述したようにパシベ
ーション膜の界面に電荷が蓄積されることによるブレー
クダウン電圧の上昇という経時変化が軽減される。 しかしながら、この第７図の定電圧ダイオードには次
のような問題がある。先ず、ブレークダウン電圧は逆バ
イアス印加時に、n+型層52の先端部に形成されるpn接合
から下に突出する低濃度のｐ型層53内に伸びる空乏層の
伸び方により決まるから、ｐ型層53を基板内部に十分に
深く形成しなければならない。例えばｐ型層53の形成に
は、高い加速電圧でイオン注入を行うことが必要であ
る。ところがこのようにｐ型層53を深く形成して基板内
部にpn接合を形成する構造では、深さ方向の不純物濃度
分布によりブレークダウン電圧が決まるから、ブレーク
ダウン電圧を高精度に設定することが難しい。従ってこ
の定電圧ダイオードを用いてE2PROMのプログラミング電
圧を生成した場合、製造条件によるバラツキが大きく、
前述したようなE2PROMに要求される高精度のプログラミ
ング電圧を得ることは難しい。また、例えば20V程度の
ブレークブダウン電圧を得るためには、ｐ型層53のイオ
ン注入の加速電圧を200KeV以上としなければならず、イ
オン注入装置が高価なものとなる。 （発明が解決しようとする問題点） 以上のようにE2PROMでは、書込みおよび消去のための
プログラミング電圧として極めて精度の高い高電圧が要
求されているにも拘らず、従来の定電圧ダイオードでは
この要求に応えることができない、という問題があっ
た。 本発明は上記の点に鑑みなされたもので、極めて高精
度のプログラミング電圧を得ることを可能とした定電圧
ダイオードを備えたE2PROMを提供することを目的とす
る。 ［発明の構成］ （問題点を解決するための手段） 本発明は、E2PROMのプログラミング電圧を得るための
昇圧回路の出力端に設ける定電圧ダイオードを、一方が
第１導電型基板の素子分離された領域内中央部に、他方
がその周辺部に一部重なるように形成された、第１導電
型の低不純物濃度層と第２導電型の高不純物濃度層とか
ら構成し、且つその低不純物濃度層は不純物濃度分布の
ピークを基板表面より深い位置に設定し、また、定電圧
ダイオードを構成する不純物濃度層は、素子分離領域の
端部から所定距離離して形成し、且つ定電圧ダイオード
の周囲の素子分離領域の基板表面に形成されたチャネル
・ストッパ層はその先端部が、素子分離領域端部より後
退して形成したことを特徴とする。 （作用） この様な定電圧ダイオード構成とすれば、第１導電型
の低不純物濃度層と第２導電型の高不純物濃度層からな
るpn接合面は基板にほぼ垂直になる。換言すれば、逆バ
イアスが印加された時、空乏層は第１導電型の低不純物
濃度層内に横方向に伸びる。つまりダイオードの逆方向
耐圧特性を決定するのは基板の横方向の不純物濃度分布
であり、従来のように基板の縦方向の不純物濃度による
ものと比べて高精度のブレークダウン電圧が得られ、製
造条件による特性のバラツキも少ない。また、空乏層が
基板の横方向に伸びるため、第１導電型の低不純物濃度
層をそれ程深く形成する必要がなく、この定不純物濃度
層形成時のイオン注入加速電圧をそれ程高くする必要が
ない。しかも、第１導電型の低不純物濃度層は基板内部
に不純物分布のピークを持つから、そのpn接合のブレー
クダウン電圧を決定する部分は基板表面位置より所定距
離深い基板内部であり、ブレークダウン電圧の上昇とい
う経時変化は少ない。以上のように本発明の定電圧ダイ
オードにより生成されるプログラミング電圧は極めて高
精度であり、E2PROMの信頼性向上および性能向上が図ら
れる。また、定電圧ダイオードを構成する不純物濃度層
は、素子分離領域の端部から所定距離離して形成してお
り、且つ定電圧ダイオードの周囲の素子分離領域の基板
表面に形成されたチャネル・ストッパ層はその先端部
を、素子分離領域端部より後退して形成しているので、
素子分離領域の端部およびチャネル・ストッパ層の先端
部と定電圧ダイオードを構成する不純物濃度層との間の
ブレークダウン耐圧の向上を図ることができる。 （実施例） 以下、本発明の実施例を説明する。 第４図は、本発明の一実施例のE2PROMの全体構成を示
す。メモリセルMCは、浮遊ゲートと制御ゲートを有する
メモリトランジスタQMとこれに直列接続されたスイッチ
ングトランジスタQSとから構成され、これがマトリクス
配列されている。21はロウ・デコーダ、22はカラム・デ
コーダ、23はメモリセルのソースバイアス回路、24はセ
ンスアンプ、27はデータデコーダである。25は昇圧回路
であり、その出力は定電圧ダイオード26により振幅が一
定値に設定されてプログラミング電圧VPとして各部に供
給されている。ロウ・デコーダ21により選ばれたロウに
沿ったスイッチングトランジスタQSとバイト選択用トラ
ンジスタQRが駆動されると、選ばれた１バイト分につき
カラムデコーダ22により選択的に書込み，読み出しなど
が行われる。 第４図中、破線で囲んだメモリセルMCに着目して書替
え，読み出し動作を簡単に説明すると、次の通りであ
る。書込み時は、ロウ・デコーダ211の出力がプログラ
ミング電圧VP＝20V、カラム・デコーダ2221の出力が同
じくVP、カラム・デコーダ2211の出力はVSS、データ線
デコーダ27の選択された出力がやはりVPであり、セルバ
イアス回路23の出力はフローティングとなる。これによ
り選択されたメモリセルMCのメモリトランジスタQMで
は、ドレインが20V、制御ゲートが0Vとなり、浮遊ゲー
トに蓄積されていた電子が基板に放出される。消去時
は、カラム・デコーダ2211の出力がVP、カラム・デコー
ダ2221およびロウ・デコーダ211の出力もVP、データ線
デコーダ27およびセルバイアス回路の出力がVSSとな
る。これにより選択されたメモリトランジスタQMでは、
浮遊ゲートに電子が注入される。情報読み出しにはプロ
グラミング電圧VPは用いられない。即ち、ロウ・デコー
ダ211の出力およびカラム・デコーダ2221の出力をVCC、
他の出力を全てVSSとすることにより、メモリトランジ
スタQMのオン，オフ状態が読取られる。 第５図は、メモリセルMCの具体的な構造例である。メ
モリトランジスタQMは、ｐ型Si基板31にソース，ドレイ
ンとなるn+型層36,39が形成され、そのチャネル領域上
にゲート絶縁膜33を介して浮遊ゲート33が形成され、更
にこの上ににゲート絶縁膜34を介して制御ゲート35が形
成されている。書替え領域の基板表面にはソースとつな
がるｎ型層40が予め形成されており、この上に基板と浮
遊ゲート33との間で電荷の授受を行うための極薄絶縁膜
41が形成されている。スイッチングトランジスタQSは、
メモリトランジスタQMのソースと共通のn+型層36をソー
スとし、ドレインとなるn+型層38が形成され、これらの
間のチャネル領域上にゲート絶縁膜を介して二層構造の
ゲート電極37が形成されて構成されている。二層のゲー
ト電極37は他の箇所でコンタクト孔を介して共通接続さ
れている。 第１図（ａ）（ｂ）は、昇圧回路25の出力端に設けら
れた、プログラミング電圧VPを得るための定電圧ダイオ
ード26部分の構造を示す平面図とそのＡ−Ａ′断面図で
ある。p-型Si基板１の素子分離された領域の中央部に深
いｐ型層３が形成され、このｐ型層３の周辺に一部重な
るように周囲を取囲んで、カソード領域となるn+型層２
が形成されている。４は素子分離絶縁膜であり、５はチ
ャネル・ストッパ層であり、６は熱酸化膜である。ダイ
オード領域は図示のように素子分離領域の端部から距離
a1だけ離してあり、またチャネル・ストッパ層５はその
先端部を素子分離領域端部から距離a2だけ後退させてい
る。 この定電圧ダイオードの具体的な製造工程を、第２図
（ａ）〜（ｄ）により説明する。先ず（ａ）に示すよう
に、p-型Si基板１の素子分離領域を形成する。チャネル
・ストッパ層５は前述のように素子分離領域端部より所
定距離後退させて形成する。素子形成領域にはこの後例
えば300Åの熱酸化膜６を形成する。そしてこの後、
（ｂ）に示すようにリング状開口を持つ第１のマスク材
７を形成し、Asをイオン注入してn+型層２を形成する。
このときイオン注入条件は例えば、加速電圧40keV,ドー
ズ量4.5〜6.0×1015/cm2とする。次に（ｃ）に示すよう
に、改めて素子中央部に開口を持つマスク材８を形成
し、ボロンをイオン注入して深いｐ型層３を形成する。
ｐ型層３はその周辺部がn+型層２の一部と重なる。この
ｐ型層３のイオン注入条件は例えば、加速電圧150〜180
keV,ドーズ量2.5〜3.0×1012/cm2とする。これらイオン
注入後、酸化膜６が形成されている状態でO2雰囲気中で
900〜950℃,20〜30分の熱処理を行う。そして最後に
（ｄ）に示すように、CVDSiO2膜９を堆積し、コンタク
ト孔を開けてAl配線10,11を形成する。Al配線11は、n+
型層２のパターンと相似形をなしてリング状に形成され
る。 第３図は、この定電圧ダイオードの第１図（ｂ）でn+
型層２とｐ型層３が互いに重なるＢ−Ｂ′位置での深さ
方向の不純物濃度分布である。ｐ型層３の不純物濃度の
ピーク位置はn+型層２の先端よりも深い位置にある。 この実施例による定電圧ダイオードでは、逆バイアス
時、空乏層はリング状のn+型層２からｐ型層３内に横方
向に伸び、ブレークダウンは基板内部のpn接合部分で生
じる。従ってこの定電圧ダイオードにより得られるプロ
グラミング電圧VPは、経時変化が少ないことは勿論、イ
オン注入加速電圧依存性の少ない安定した高精度の値と
なる。これにより、E2PROMの信頼性向上と性能向上が図
られる。また定電圧ダイオードは横方向の空乏層の拡が
りを利用するため、ｐ型層３を従来のように深く形成す
ることは必要ではなく、従来のような高加速電圧を用い
る必要がない。 上記実施例の定電圧ダイオードでは、基板と同じ導電
型のｐ型層３を素子領域中央部に、カソードとなるn+型
層２をこのｐ型層３の周囲に設けたが、これらの配置を
逆にすることができる。その場合の断面構造を第１図
（ｂ）に対応させて第６図に示す。この構造の先の実施
例のものと比較した時の動作上の相違は、逆バイアス時
の空乏層の伸び方が素子中心部に向かう（求心的）か、
素子中心から外方に伸びる（拡散的）かの違いである。
これらは基板の横方向に空乏層が伸びるという点で本質
的に同じであり、縦方向の不純物濃度分布を先の実施例
と同様に設定すれば、先の実施例と同様の作用効果が得
られる。 本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することが可能
である。 ［発明の効果］ 以上述べたように本発明によれば、高いプログラミン
グ電圧を得るための定電圧ダイオードを、基板の横方向
に求心的に或いは拡散的に空乏層が伸びる構造とし、且
つブレークダウンを生じるpn接合部分が基板内部に位置
するように構成することにより、高精度且つ安定なプロ
グラミング電圧を得ることができ、従ってE2PROMの信頼
性向上および性能向上を図ることができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明の一実施例のE2PROMにおけ
る定電圧ダイオードの構造を示す図、第２図（ａ）〜
（ｄ）はその製造工程を示す図、第３図は同じくその不
純物濃度分布を示す図、第４図はそのE2PROMの全体構成
を示す等価回路図、第５図（ａ）〜（ｃ）は同じくその
メモリセルの構造を示す図、第６図は他の実施例のE2PR
OMの定電圧ダイオードの構造を示す図、第７図は従来の
定電圧ダイオードの構造を示す図である。 １……p-型Si基板、２……n+型層、３……ｐ型層。４…
…素子分離絶縁膜、５……チャネル・ストッパ層、６…
…熱酸化膜、7,8……マスク材、MC……メモリセル、QM
……メモリトランジスタ、QW……スイッチングトランジ
スタ、QR,QC……選択トランジスタ、21……ロウ・デコ
ーダ、22……カラム・デコーダ、23……セルバイアス回
路、24……センスアンプ、25……昇圧回路、26……定電
圧ダイオード、27……データ線デコーダ。
る定電圧ダイオードの構造を示す図、第２図（ａ）〜
（ｄ）はその製造工程を示す図、第３図は同じくその不
純物濃度分布を示す図、第４図はそのE2PROMの全体構成
を示す等価回路図、第５図（ａ）〜（ｃ）は同じくその
メモリセルの構造を示す図、第６図は他の実施例のE2PR
OMの定電圧ダイオードの構造を示す図、第７図は従来の
定電圧ダイオードの構造を示す図である。 １……p-型Si基板、２……n+型層、３……ｐ型層。４…
…素子分離絶縁膜、５……チャネル・ストッパ層、６…
…熱酸化膜、7,8……マスク材、MC……メモリセル、QM
……メモリトランジスタ、QW……スイッチングトランジ
スタ、QR,QC……選択トランジスタ、21……ロウ・デコ
ーダ、22……カラム・デコーダ、23……セルバイアス回
路、24……センスアンプ、25……昇圧回路、26……定電
圧ダイオード、27……データ線デコーダ。
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フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/792
29/866
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体基板上に、電気的に書替え可能
な不揮発性メモリセルをマトリクス配列したメモリアレ
イ、選択的にメモリセルの情報読み出し、書込みおよび
消去を行うための制御回路、選択されたメモリセルに情
報書込みまたは消去を行うための電源電圧より高い電圧
を発生する昇圧回路、およびこの昇圧回路からの出力電
圧を一定値に設定してプログラミング電圧を得るための
定電圧ダイオードが集積形成された不揮発性半導体記憶
装置において、前記定電圧ダイオードは、前記第１導電
型半導体基板の素子分離された領域内に、一方がその領
域中央部に、他方がその周辺に一部重なるように形成さ
れた第１導電型の低不純物濃度層と第２導電型の高不純
物濃度層とから構成され、且つ前記低不純物濃度層の不
純物分布のピークが基板表面より深い位置に設定されて
おり、また、前記定電圧ダイオードを構成する不純物濃
度層は、素子分離領域の端部から所定距離離して形成さ
れており、且つ前記定電圧ダイオードの周囲の素子分離
領域の基板表面に形成されたチャネル・ストッパ層はそ
の先端部が、素子分離領域端部より後退して形成されて
いることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7858487A JP2713901B2 (ja) | 1987-03-31 | 1987-03-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7858487A JP2713901B2 (ja) | 1987-03-31 | 1987-03-31 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244763A JPS63244763A (ja) | 1988-10-12 |
| JP2713901B2 true JP2713901B2 (ja) | 1998-02-16 |
Family
ID=13665958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7858487A Expired - Fee Related JP2713901B2 (ja) | 1987-03-31 | 1987-03-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713901B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100373A (ja) * | 1988-10-07 | 1990-04-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04174540A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | 半導体装置 |
| KR100546407B1 (ko) * | 2004-04-30 | 2006-01-26 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 셀 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128778A (ja) * | 1974-09-04 | 1976-03-11 | Hitachi Ltd | Handotaiteidenatsusochito sonoseizohoho |
| JPS56103473A (en) * | 1980-01-23 | 1981-08-18 | New Japan Radio Co Ltd | Semiconductor device |
| JPS5750480A (en) * | 1980-09-12 | 1982-03-24 | Fuji Electric Co Ltd | Constant voltage diode |
| JPS59112639A (ja) * | 1982-12-17 | 1984-06-29 | Hitachi Ltd | 半導体集積回路 |
-
1987
- 1987-03-31 JP JP7858487A patent/JP2713901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244763A (ja) | 1988-10-12 |
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