JPH0870056A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0870056A JPH0870056A JP6206249A JP20624994A JPH0870056A JP H0870056 A JPH0870056 A JP H0870056A JP 6206249 A JP6206249 A JP 6206249A JP 20624994 A JP20624994 A JP 20624994A JP H0870056 A JPH0870056 A JP H0870056A
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- JP
- Japan
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- electrode material
- source
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- nand
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、素子分離領域のもつ電気的
絶縁性を安定かつ高耐圧に確保でき、かつ、シールド用
電極材にソース電位を転送できるように構成することに
ある。 【構成】 例えば、ＮＡＮＤ型不揮発性半導体装置のシ
ールド用電極材を素子分離領域内に埋込むことによって
構成される。
絶縁性を安定かつ高耐圧に確保でき、かつ、シールド用
電極材にソース電位を転送できるように構成することに
ある。 【構成】 例えば、ＮＡＮＤ型不揮発性半導体装置のシ
ールド用電極材を素子分離領域内に埋込むことによって
構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、例えば、電気的書替え可能な不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）に関する。
り、例えば、電気的書替え可能な不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】近年、半導体記憶装置のであるＥＥＰＲ
ＯＭのひとつとして、高集積化が可能なＮＡＮＤ型ＥＥ
ＰＲＯＭが知られている。トレンチ素子分離方式を採用
した従来タイプのＮＡＮＤ型ＥＥＰＲＯＭについて、そ
の平面図および断面図を図（ａ），（ｂ）に示す。ただ
し図７（ｂ）はＧ−Ｇ′方向の断面図である。
ＯＭのひとつとして、高集積化が可能なＮＡＮＤ型ＥＥ
ＰＲＯＭが知られている。トレンチ素子分離方式を採用
した従来タイプのＮＡＮＤ型ＥＥＰＲＯＭについて、そ
の平面図および断面図を図（ａ），（ｂ）に示す。ただ
し図７（ｂ）はＧ−Ｇ′方向の断面図である。
【０００３】このＮＡＮＤ型ＥＥＰＲＯＭは、複数のメ
モリセルをそれらのソース、ドレインを隣接するもの同
士で共用する形で直列接続して一単位とし、ビット線に
接続するものである。メモリセルは通常、電荷蓄積層と
しての浮遊ゲート５と制御ゲート７とが積層されたＦＥ
ＴＭＯＳ構造を有する。メモリセルアレイは、例えばＮ
型シリコン基板１に形成されたＰ型ウェル内に集積形成
される。ＮＡＮＤセルのドレイン側は、選択ゲートを介
してビット線に接続され、ソース側はやはり選択ゲート
を介してソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に配設されてワ
ード線となる。尚、図中の符号２０は活性化領域を示
す。
モリセルをそれらのソース、ドレインを隣接するもの同
士で共用する形で直列接続して一単位とし、ビット線に
接続するものである。メモリセルは通常、電荷蓄積層と
しての浮遊ゲート５と制御ゲート７とが積層されたＦＥ
ＴＭＯＳ構造を有する。メモリセルアレイは、例えばＮ
型シリコン基板１に形成されたＰ型ウェル内に集積形成
される。ＮＡＮＤセルのドレイン側は、選択ゲートを介
してビット線に接続され、ソース側はやはり選択ゲート
を介してソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に配設されてワ
ード線となる。尚、図中の符号２０は活性化領域を示
す。
【０００４】このＮＡＮＤ型ＥＥＰＲＯＭの動作は次の
通りである。データ書込みの動作においては、選択され
たメモリセルクの制御ゲートに高電圧Ｖｐｐ（〜２０Ｖ
程度）を印加し、その他のメモリセルの制御ゲートおよ
びビット線側の選択ゲートには中間電位（〜１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖまたは
中間電位を与える。ビット線に０Ｖが与えられたとき、
その電位は選択メモリセルのドレインまで伝達されて、
選択メモリセルのチャネル全面から浮遊ゲートに、ＦＮ
（ファウラ・ノルドハイム）トンネリングによって、電
子注入が生じる。これによりその選択されたメモリセル
のしきい値は正方向にシフトする。ビット線に中間電位
が与えられたときは電子注入は起こらず、しきい値変化
はない。
通りである。データ書込みの動作においては、選択され
たメモリセルクの制御ゲートに高電圧Ｖｐｐ（〜２０Ｖ
程度）を印加し、その他のメモリセルの制御ゲートおよ
びビット線側の選択ゲートには中間電位（〜１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖまたは
中間電位を与える。ビット線に０Ｖが与えられたとき、
その電位は選択メモリセルのドレインまで伝達されて、
選択メモリセルのチャネル全面から浮遊ゲートに、ＦＮ
（ファウラ・ノルドハイム）トンネリングによって、電
子注入が生じる。これによりその選択されたメモリセル
のしきい値は正方向にシフトする。ビット線に中間電位
が与えられたときは電子注入は起こらず、しきい値変化
はない。
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われるか（一括消去）、また
はフロッピーディスクやハードディスク等と同様にある
バイト単位（＝１ｋバイト程度）毎に行われるか（ブロ
ック消去）のいずれかである。すなわち全ての（あるい
は選択されたブロック内においての全ての）制御ゲー
ト、選択ゲートを０Ｖとし、ビット線およびソース線を
浮遊状態として、ｐ型ウェルおよびｎ型基板に高電圧２
０Ｖを印加する。これにより、全ての（あるいは選択さ
れたブロック内においての全ての）メモリセルで浮遊ゲ
ートの電子がＦＮトンネリングによって、ｐ型ウェルの
チャネル全面へ放出され、しきい値は負方向にシフトす
る。
モリセルに対して同時に行われるか（一括消去）、また
はフロッピーディスクやハードディスク等と同様にある
バイト単位（＝１ｋバイト程度）毎に行われるか（ブロ
ック消去）のいずれかである。すなわち全ての（あるい
は選択されたブロック内においての全ての）制御ゲー
ト、選択ゲートを０Ｖとし、ビット線およびソース線を
浮遊状態として、ｐ型ウェルおよびｎ型基板に高電圧２
０Ｖを印加する。これにより、全ての（あるいは選択さ
れたブロック内においての全ての）メモリセルで浮遊ゲ
ートの電子がＦＮトンネリングによって、ｐ型ウェルの
チャネル全面へ放出され、しきい値は負方向にシフトす
る。
【０００６】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Ｖｃｃ（〜５Ｖ以
下）として、選択メモリセルで電流が流れるか否かを検
出することにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Ｖｃｃ（〜５Ｖ以
下）として、選択メモリセルで電流が流れるか否かを検
出することにより行われる。
【０００７】上述のようにＮＡＮＤ型ＥＥＰＲＯＭで
は、高いＶｐｐ電位（−２０Ｖ）が印加されるため、特
にデータ書込み時において、素子分離耐圧をこのＶｐｐ
電位以上に確保することは、素子の微細化に伴って極め
て困難とならざるを得ない。
は、高いＶｐｐ電位（−２０Ｖ）が印加されるため、特
にデータ書込み時において、素子分離耐圧をこのＶｐｐ
電位以上に確保することは、素子の微細化に伴って極め
て困難とならざるを得ない。
【０００８】
【発明が解決しようとする課題】以上のように、従来タ
イプのＮＡＮＤ型ＥＥＰＲＯＭでは、高いＶｐｐ電位
（〜２０Ｖ）が印加されるため、特にデータ書込み時に
おいて、素子分離耐圧をこのＶｐｐ電位以上に確保する
ことは、素子の微細化に伴って極めて困難とならざるを
得ない。本発明はこのような点に鑑みてなされたもの
で、上記の難点を克服しつつ、高信頼性かつ高密度な不
揮発性半導体記憶装置を提供することを目的とする。
イプのＮＡＮＤ型ＥＥＰＲＯＭでは、高いＶｐｐ電位
（〜２０Ｖ）が印加されるため、特にデータ書込み時に
おいて、素子分離耐圧をこのＶｐｐ電位以上に確保する
ことは、素子の微細化に伴って極めて困難とならざるを
得ない。本発明はこのような点に鑑みてなされたもの
で、上記の難点を克服しつつ、高信頼性かつ高密度な不
揮発性半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、導電型半導体基板に第２導電型ウェルが形成され、
前記第２導電型ウェル内に、浮遊ゲートと制御ゲートが
積層されたＦＥＴＭＯＳ構造のメモリセルがそのソー
ス、ドレインを隣接するもの同士で共用する形で直列接
続されてＮＡＮＤセルを構成しつつマトリクス配列され
たメモリセルアレイを有し、各ＮＡＮＤセルの一端部の
ドレインは選択ゲートを介して列方向に走るビット線に
接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並
ぶＮＡＮＤセルについて連続的に配設されてワールド線
を構成する不揮発性半導体記憶装置において、シールド
用電極材が素子分離領域内に埋込まれていることを特徴
とする。
は、導電型半導体基板に第２導電型ウェルが形成され、
前記第２導電型ウェル内に、浮遊ゲートと制御ゲートが
積層されたＦＥＴＭＯＳ構造のメモリセルがそのソー
ス、ドレインを隣接するもの同士で共用する形で直列接
続されてＮＡＮＤセルを構成しつつマトリクス配列され
たメモリセルアレイを有し、各ＮＡＮＤセルの一端部の
ドレインは選択ゲートを介して列方向に走るビット線に
接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並
ぶＮＡＮＤセルについて連続的に配設されてワールド線
を構成する不揮発性半導体記憶装置において、シールド
用電極材が素子分離領域内に埋込まれていることを特徴
とする。
【００１０】また、前記素子分離領域内に埋込まれたシ
ールド用電極材に電圧を印加するに際し、前記シールド
用電極材の端部をソースと、接続させることによって、
前記ソースを介して、前記シールド用電極材にソース電
位を転送することを特徴とする。
ールド用電極材に電圧を印加するに際し、前記シールド
用電極材の端部をソースと、接続させることによって、
前記ソースを介して、前記シールド用電極材にソース電
位を転送することを特徴とする。
【００１１】
【作用】本発明によれば、シールド用電極材を、素子分
離領域内に埋込むことによって、素子分離領域のもつ電
気的絶縁性を、安定かつ高耐圧に確保することができ
る。
離領域内に埋込むことによって、素子分離領域のもつ電
気的絶縁性を、安定かつ高耐圧に確保することができ
る。
【００１２】また、シールド用電極材に電圧を印加する
に際して、それ専用に新たに設けられた配線やコンタク
ト等を一切用いることなく、素子分離領域内に埋込まれ
たシールド用電極材の端部を、ソース部・Ｎ型拡散層
と、物理的かつ電気的に接触させることによって、ソー
ス部・Ｎ型拡散層を介して、シールド用電極材にソース
電位を転送することができる。
に際して、それ専用に新たに設けられた配線やコンタク
ト等を一切用いることなく、素子分離領域内に埋込まれ
たシールド用電極材の端部を、ソース部・Ｎ型拡散層
と、物理的かつ電気的に接触させることによって、ソー
ス部・Ｎ型拡散層を介して、シールド用電極材にソース
電位を転送することができる。
【００１３】
【実施例】以下、本発明の実施例を、図面を参照しなが
ら説明する。図１は、本発明における一実施例であるＮ
ＡＮＤ型ＥＥＰＲＯＭについて、その平面図を示したも
のである。制御ゲート（ＣＧ）７が１〜１６本、直列接
続された１６ＮＡＮＤ構成の場合について図示されてい
る。
ら説明する。図１は、本発明における一実施例であるＮ
ＡＮＤ型ＥＥＰＲＯＭについて、その平面図を示したも
のである。制御ゲート（ＣＧ）７が１〜１６本、直列接
続された１６ＮＡＮＤ構成の場合について図示されてい
る。
【００１４】図２（ａ）は、図１における（Ａ−Ａ′）
方向の断面図を示したものである。従来タイプのＮＡＮ
Ｄ型ＥＥＰＲＯＭにおける対応する断面図；図８と比較
して、シールドＰｏｌｙ３の有り無しが顕著な相違点で
あり、さらにまた本発明におけるシールドＰｏｌｙ方式
の場合には、図８（ｂ）に見られるような素子分離領域
直下のフィールド・インプラ１５が不要である。尚、こ
の「シールドＰｏｌｙ」は、ポリシリコンによって構成
されシールド機能を有することからこのように称してい
る。
方向の断面図を示したものである。従来タイプのＮＡＮ
Ｄ型ＥＥＰＲＯＭにおける対応する断面図；図８と比較
して、シールドＰｏｌｙ３の有り無しが顕著な相違点で
あり、さらにまた本発明におけるシールドＰｏｌｙ方式
の場合には、図８（ｂ）に見られるような素子分離領域
直下のフィールド・インプラ１５が不要である。尚、こ
の「シールドＰｏｌｙ」は、ポリシリコンによって構成
されシールド機能を有することからこのように称してい
る。
【００１５】図２（ｂ）は、図１におけるＢ−Ｂ′方向
の断面図を示したものである。図２（ｃ）は、図１にお
けるＣ−Ｃ′方向の断面図を示したものである。図２
（ｄ）は、図１におけるＤ−Ｄ′方向の断面図を示した
ものである。図中の接触領域１４において、埋込まれた
シールドＰｏｌｙ３は、ソース部・Ｎ型拡散層領域１１
と、物理的ならびに電気的に接触することになり、した
がってこの地点を介して、シールドＰｏｌｙにソース電
位が転送される。
の断面図を示したものである。図２（ｃ）は、図１にお
けるＣ−Ｃ′方向の断面図を示したものである。図２
（ｄ）は、図１におけるＤ−Ｄ′方向の断面図を示した
ものである。図中の接触領域１４において、埋込まれた
シールドＰｏｌｙ３は、ソース部・Ｎ型拡散層領域１１
と、物理的ならびに電気的に接触することになり、した
がってこの地点を介して、シールドＰｏｌｙにソース電
位が転送される。
【００１６】図３（ａ）は、図１におけるＥ−Ｅ′方向
の断面図を示したものである。この断面図で示した部分
は従来タイプのＮＡＮＤ型ＥＥＰＲＯＭにおける対応す
る断面図と同様である。
の断面図を示したものである。この断面図で示した部分
は従来タイプのＮＡＮＤ型ＥＥＰＲＯＭにおける対応す
る断面図と同様である。
【００１７】図３（ｂ）は、図１におけるＦ−Ｆ′方向
の断面図を示したものである。従来タイプのＮＡＮＤ型
ＥＥＰＲＯＭの場合には、図３（ｂ）におけるシールド
Ｐｏｌｙ３の領域が存在せず、代わりにその領域のすべ
てが、ＣＶＤ絶縁膜１２と同様の機能を有している。ま
た、埋込まれたシールドＰｏｌｙ３は、ソース部・Ｎ型
拡散層領域１１と、物理的ならびに電気的に接触するこ
とになり、したがってこの地点１４を介して、シールド
Ｐｏｌｙ３にソース電位が転送される。
の断面図を示したものである。従来タイプのＮＡＮＤ型
ＥＥＰＲＯＭの場合には、図３（ｂ）におけるシールド
Ｐｏｌｙ３の領域が存在せず、代わりにその領域のすべ
てが、ＣＶＤ絶縁膜１２と同様の機能を有している。ま
た、埋込まれたシールドＰｏｌｙ３は、ソース部・Ｎ型
拡散層領域１１と、物理的ならびに電気的に接触するこ
とになり、したがってこの地点１４を介して、シールド
Ｐｏｌｙ３にソース電位が転送される。
【００１８】図４〜図５は、本発明を実現するための製
造プロセス・フローを示したものである。まず図４
（ａ）〜図４（ｂ）で示した工程において素子分離領域
をトレンチ加工した後、図４（ｃ）に見るようにＣＶＤ
絶縁膜２５（〜１０００オングストローム程度）をデポ
ジションする。図中、２１はレジスト、２２はＳｉＮ、
２３はバッファーＰｏｌｙ、２４はバッファーＳｉＯ
2 、２５はＣＶＤ絶縁膜、２６は埋込みＰｏｌｙ、３０
はＳｉ基板（Ｐ−ｗｅｌｌ）を示す。次にこのＣＶＤ絶
縁膜を図５（ａ）〜図５（ｂ）のホトリソグラフィにし
たがってソース側のみハクリし、続いて素子分離領域内
にＰｏｌｙ２６を埋込む。図４（ｃ）の状態で、リン拡
散、もしくはリン・インプラによって、埋込まれたＰｏ
ｌｙ２６をＮ型化し、導電性を有するシールドＰｏｌｙ
２６とする。その後５（ａ）に見るように、ＮＨ4 Ｆ処
理によりＳｉＮマスクの表面を露出したのち、ＶＣＤ絶
縁膜２７を埋込むことによりシールドＰｏｌｙ２６の表
面をカバーし、さらに後酸化によって、図５（ｂ）に見
るようにバーズビーク２８を成長させつつ、トレンチ・
エッジを滑らかに丸め、その後、Ｐｏｌｙ−ＣＤＥ（化
学的ドライエッチング）を用いてＰｏｌｙマスクを除去
し、図５（ｃ）の状態を経て、ＮＨ4 Ｆ処理により図５
（ｄ）の形状を得る。
造プロセス・フローを示したものである。まず図４
（ａ）〜図４（ｂ）で示した工程において素子分離領域
をトレンチ加工した後、図４（ｃ）に見るようにＣＶＤ
絶縁膜２５（〜１０００オングストローム程度）をデポ
ジションする。図中、２１はレジスト、２２はＳｉＮ、
２３はバッファーＰｏｌｙ、２４はバッファーＳｉＯ
2 、２５はＣＶＤ絶縁膜、２６は埋込みＰｏｌｙ、３０
はＳｉ基板（Ｐ−ｗｅｌｌ）を示す。次にこのＣＶＤ絶
縁膜を図５（ａ）〜図５（ｂ）のホトリソグラフィにし
たがってソース側のみハクリし、続いて素子分離領域内
にＰｏｌｙ２６を埋込む。図４（ｃ）の状態で、リン拡
散、もしくはリン・インプラによって、埋込まれたＰｏ
ｌｙ２６をＮ型化し、導電性を有するシールドＰｏｌｙ
２６とする。その後５（ａ）に見るように、ＮＨ4 Ｆ処
理によりＳｉＮマスクの表面を露出したのち、ＶＣＤ絶
縁膜２７を埋込むことによりシールドＰｏｌｙ２６の表
面をカバーし、さらに後酸化によって、図５（ｂ）に見
るようにバーズビーク２８を成長させつつ、トレンチ・
エッジを滑らかに丸め、その後、Ｐｏｌｙ−ＣＤＥ（化
学的ドライエッチング）を用いてＰｏｌｙマスクを除去
し、図５（ｃ）の状態を経て、ＮＨ4 Ｆ処理により図５
（ｄ）の形状を得る。
【００１９】図５（ｄ）以後は、従来タイプのＮＡＮＤ
型ＥＥＰＲＯＭで用いられている通常のプロセス・フロ
ーに従って、トンネル酸化膜形成、浮遊ゲート形成、Ｏ
ＮＯ（ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 の三重積層膜）形
成、制御ゲート形成、およびビットライン形成を経るこ
とにより、図２（ａ）〜図２（ｄ）、ならびに図３
（ａ）〜図３（ｂ）に示されるような一連の形状を得る
ことができる。
型ＥＥＰＲＯＭで用いられている通常のプロセス・フロ
ーに従って、トンネル酸化膜形成、浮遊ゲート形成、Ｏ
ＮＯ（ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 の三重積層膜）形
成、制御ゲート形成、およびビットライン形成を経るこ
とにより、図２（ａ）〜図２（ｄ）、ならびに図３
（ａ）〜図３（ｂ）に示されるような一連の形状を得る
ことができる。
【００２０】図５（ａ）〜図５（ｂ）は、ソース部・Ｎ
型拡散層とシールドＰｏｌｙとの接触領域を形成するた
めに施される必要があるＣＶＤ絶縁膜のハクリ領域につ
いて、それぞれ平面図と断面図を示したものである。こ
のハクリ処理は、シールドＰｏｌｙを埋込む直前の、す
なわち、図４（ｃ）に示したプロセス・フローにおける
ＰＥＰ（ホトリソグラフィ）及びレジスト付ＮＨ4 Ｆ工
程によって実現される。 なお、図中、３１はソース側
ＣＶＤ絶縁膜のハクリ領域、３２はソース側制御ゲート
が形成される位置、３３はレジストを示す。
型拡散層とシールドＰｏｌｙとの接触領域を形成するた
めに施される必要があるＣＶＤ絶縁膜のハクリ領域につ
いて、それぞれ平面図と断面図を示したものである。こ
のハクリ処理は、シールドＰｏｌｙを埋込む直前の、す
なわち、図４（ｃ）に示したプロセス・フローにおける
ＰＥＰ（ホトリソグラフィ）及びレジスト付ＮＨ4 Ｆ工
程によって実現される。 なお、図中、３１はソース側
ＣＶＤ絶縁膜のハクリ領域、３２はソース側制御ゲート
が形成される位置、３３はレジストを示す。
【００２１】
【発明の効果】以上述べたように本発明よれば、シール
ド用電極材を、素子分離領域内に埋込むことによって、
素子分離領域のもつ電気的絶縁性を、安定かつ高耐圧に
確保することが可能であり、また、シールド用電極材に
電圧を印加するに際して、それ専用に新たに設けられた
配線やコンタクト等を一切用いることなく、素子分離領
域内に埋込まれたシールド用電極材の端部を、ソース部
・Ｎ型拡散層と、物理的かつ電気的に接触させることに
よって、ソース部・Ｎ型拡散層を介して、シールド用電
極材にソース電位を転送することが可能であるような、
高信頼性かつ高密度な半導体記憶装置を提供することが
できる。
ド用電極材を、素子分離領域内に埋込むことによって、
素子分離領域のもつ電気的絶縁性を、安定かつ高耐圧に
確保することが可能であり、また、シールド用電極材に
電圧を印加するに際して、それ専用に新たに設けられた
配線やコンタクト等を一切用いることなく、素子分離領
域内に埋込まれたシールド用電極材の端部を、ソース部
・Ｎ型拡散層と、物理的かつ電気的に接触させることに
よって、ソース部・Ｎ型拡散層を介して、シールド用電
極材にソース電位を転送することが可能であるような、
高信頼性かつ高密度な半導体記憶装置を提供することが
できる。
【図１】 本発明における一実施例であるＮＡＮＤ型Ｅ
ＥＰＲＯＭについて、その平面図。
ＥＰＲＯＭについて、その平面図。
【図２】 図１における各方向の断面図。
【図３】 図１におけるＥ−Ｅ′およびＦ−Ｆ′方向の
断面図。
断面図。
【図４】 本発明を実現するための製造プロセス・フロ
ー図。
ー図。
【図５】 図４の続きを示すプロセスフロー図。
【図６】 ソース部・拡散層とシールドＰｏｌｙとの接
触領域を形成するために施される必要があるＣＶＤ絶縁
膜のハクリ領域について、その平面図。
触領域を形成するために施される必要があるＣＶＤ絶縁
膜のハクリ領域について、その平面図。
【図７】 トレンチ素子分離方式を採用した場合におけ
る従来タイプのＮＡＮＤ型ＥＥＰＲＯＭについて、その
平面図および（Ｇ−Ｇ′）方向の断面図。
る従来タイプのＮＡＮＤ型ＥＥＰＲＯＭについて、その
平面図および（Ｇ−Ｇ′）方向の断面図。
１…Ｐウェル ２…ＣＶＤ絶縁膜 ３…シールド・Ｐｏｌｙ ４…トンネル酸化膜 ５…１Ｐｏｌｙ浮遊ゲート ６…ＯＮＯ膜 ７…２Ｐｏｌｙ制御ゲート ８…選択ゲート酸化膜 ９…セル部・Ｎ型拡散層 １０…ドレイン部・Ｎ型拡散層 １１…ソース部・Ｎ型拡散層 １２…ドレイン部・コンタクト １３…ビットライン １４…ソース部・Ｎ型拡散層とシールド・Ｐｏｌｙとの
接触領域 １５…フィールド・インプラ
接触領域 １５…フィールド・インプラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 第１導電型半導体基板に第２導電型ウェ
ルが形成され、前記第２導電型ウェル内に、浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造のメモリセ
ルがそのソース、ドレインを隣接するもの同士で共用す
る形で直列接続されてＮＡＮＤセルを構成しつつマトリ
クス配列されたメモリセルアレイを有し、各ＮＡＮＤセ
ルの一端部のドレインは選択ゲートを介して列方向に走
るビット線に接続され、各ＮＡＮＤセル内の制御ゲート
は行方向に並ぶＮＡＮＤセルについて連続的に配設され
てワールド線を構成する不揮発性半導体記憶装置におい
て、シールド用電極材が素子分離領域内に埋込まれてい
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記素子分離領域内に埋込まれたシール
ド用電極材に電圧を印加するに際し、前記シールド用電
極材の端部をソースと、接続させることによって、前記
ソースを介して、前記シールド用電極材にソース電位を
転送することを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206249A JPH0870056A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206249A JPH0870056A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870056A true JPH0870056A (ja) | 1996-03-12 |
Family
ID=16520212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206249A Pending JPH0870056A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870056A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180477A (ja) * | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
| CN100380632C (zh) * | 2004-07-06 | 2008-04-09 | 富士通株式会社 | 制造半导体器件的方法 |
| JP2009059931A (ja) * | 2007-08-31 | 2009-03-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2019121778A (ja) * | 2018-01-04 | 2019-07-22 | 力晶科技股▲ふん▼有限公司 | 不揮発性メモリ構造およびその製造方法 |
-
1994
- 1994-08-31 JP JP6206249A patent/JPH0870056A/ja active Pending
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| US10483271B2 (en) | 2018-01-04 | 2019-11-19 | Powerchip Semiconductor Manufacturing Corporation | Non-volatile memory structure and manufacturing method thereof |
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