JPS59112639A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59112639A JPS59112639A JP22168382A JP22168382A JPS59112639A JP S59112639 A JPS59112639 A JP S59112639A JP 22168382 A JP22168382 A JP 22168382A JP 22168382 A JP22168382 A JP 22168382A JP S59112639 A JPS59112639 A JP S59112639A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- terminal
- integrated circuit
- point
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に関し、特に複数種類の内部
電源を要する素子等を単一外部電源で動作させることが
できる半導体集積回路に関するものである。
電源を要する素子等を単一外部電源で動作させることが
できる半導体集積回路に関するものである。
従来の集積回路においては、その内部で用いる電源をす
べて外部より供給されるものが殆んどである。例えば、
不揮発性メモリ等では、書き込みおよび消去時には１５
Ｖ程度の高圧を、また読み出し時には５■以下の低圧を
、それぞれ必要としているため、これらを外部から供給
するには、余分の入出力ピンを要し、集積回路の微細化
の妨げになっている。
べて外部より供給されるものが殆んどである。例えば、
不揮発性メモリ等では、書き込みおよび消去時には１５
Ｖ程度の高圧を、また読み出し時には５■以下の低圧を
、それぞれ必要としているため、これらを外部から供給
するには、余分の入出力ピンを要し、集積回路の微細化
の妨げになっている。
近年、素子内部において、外部より印加される電圧とは
異なる電圧を発生する技術が提案されている（例えば、
１９８２年国際固体回路会議において発表、Ｉ Ｓ Ｓ
ＣＣＰｉｇ゛ｏｆ Ｔｅｃｈ 、 Ｐａｐｅｒｓ、Ｐ
Ｐ１８４〜１８５参照）。上記発表された例では、１６
にビットの電気的消去可能な不揮発性メモリであって、
外部より５■を印加し、チップ内部で１δ■を発生して
メモリに供給している。しかし、この例を含めて、従来
の集積回路においては、内部で発イ■ミする電源電圧が
外部より印加される電圧に比べて高い■７．圧に限られ
ている。また、電源電圧発−生専用のチップとして、枚
数種類の電源電圧をチップ内部で発生するものも考えら
れるが、これについては対象が異なるので触れないこと
にするＯ 複数科（類の電源とそれらを使用する素子や回路が同一
チップ内に組み込まれる場合、集積回路がより微細化す
るに伴って、トランジスタ等の耐圧が低下するので、外
部印加の５■電源およびそれより高い電圧のみでは集積
回路を構成することが困難となり、外部印加電圧よりも
低い電圧が必要となる。
異なる電圧を発生する技術が提案されている（例えば、
１９８２年国際固体回路会議において発表、Ｉ Ｓ Ｓ
ＣＣＰｉｇ゛ｏｆ Ｔｅｃｈ 、 Ｐａｐｅｒｓ、Ｐ
Ｐ１８４〜１８５参照）。上記発表された例では、１６
にビットの電気的消去可能な不揮発性メモリであって、
外部より５■を印加し、チップ内部で１δ■を発生して
メモリに供給している。しかし、この例を含めて、従来
の集積回路においては、内部で発イ■ミする電源電圧が
外部より印加される電圧に比べて高い■７．圧に限られ
ている。また、電源電圧発−生専用のチップとして、枚
数種類の電源電圧をチップ内部で発生するものも考えら
れるが、これについては対象が異なるので触れないこと
にするＯ 複数科（類の電源とそれらを使用する素子や回路が同一
チップ内に組み込まれる場合、集積回路がより微細化す
るに伴って、トランジスタ等の耐圧が低下するので、外
部印加の５■電源およびそれより高い電圧のみでは集積
回路を構成することが困難となり、外部印加電圧よりも
低い電圧が必要となる。
本発明の目的は、このような従来の要求に応えるため、
複数秒類の電源を要し、かつ商事１圧を必要とする素子
を集積した回路を、完全な単一の夕を部電源により動作
させることが可能な半導体集積回路を提供することにあ
る。
複数秒類の電源を要し、かつ商事１圧を必要とする素子
を集積した回路を、完全な単一の夕を部電源により動作
させることが可能な半導体集積回路を提供することにあ
る。
本発明の半導体集積回路は、複数■ト類の電源電圧を使
用する回路または素子と、電源とを集積した半導体集積
回路において、年債回路内部（こ、夕Ｖ部から供給され
る電源電圧より高い電圧を発生する直流電圧源と、−ヒ
記外部雷、源雷、圧より低し）電圧を発生する直流電圧
源とを、それぞれ少なくとも１個ずつ有することを特徴
とする。
用する回路または素子と、電源とを集積した半導体集積
回路において、年債回路内部（こ、夕Ｖ部から供給され
る電源電圧より高い電圧を発生する直流電圧源と、−ヒ
記外部雷、源雷、圧より低し）電圧を発生する直流電圧
源とを、それぞれ少なくとも１個ずつ有することを特徴
とする。
第１図は、本発明の実施例を示す半導体集積回路の内部
構成図である。
構成図である。
本発明においては、外部印加電圧（通常５）／）より高
い電圧と低いη１圧の両方を少なくとも発生し、不揮発
性メモリ素子等の高い電圧を必要とする部分と、微細な
トランジスタを用し）た回路等の低い電圧を必要とする
部分と、周辺とのインタフェースである入出力回路等の
５Ｖ電源を要求する部分とに、それぞれ最も望ましい電
源電圧を供給して動作させる。
い電圧と低いη１圧の両方を少なくとも発生し、不揮発
性メモリ素子等の高い電圧を必要とする部分と、微細な
トランジスタを用し）た回路等の低い電圧を必要とする
部分と、周辺とのインタフェースである入出力回路等の
５Ｖ電源を要求する部分とに、それぞれ最も望ましい電
源電圧を供給して動作させる。
ｉｌｌΔにおいて、チップ内には、不揮発メモリのメモ
リ・マ） ＩＪクス１１その直接的周辺回路（デコーダ
等）２，３、入出力回路牛、５およびその仙、の回路６
，７が組み込まれている。１０および１１は、メモリ素
子およびスイッチング・トランジスタであり、１個のメ
モリ・セルはこれらの２素子から構成される。
リ・マ） ＩＪクス１１その直接的周辺回路（デコーダ
等）２，３、入出力回路牛、５およびその仙、の回路６
，７が組み込まれている。１０および１１は、メモリ素
子およびスイッチング・トランジスタであり、１個のメ
モリ・セルはこれらの２素子から構成される。
これらの他に、本実施例では、チップ内に、高電圧発生
回路８および低雷１圧発生回路９を備え、発生した電圧
をそれぞれ配線１２．１３を通して各回路に供給する。
回路８および低雷１圧発生回路９を備え、発生した電圧
をそれぞれ配線１２．１３を通して各回路に供給する。
すなわち、配線１２を通して、直接的周辺回路２，３に
高電圧を供給するとともに、配線１３を通してその他の
回路（メモリ・セルに信号を送出したり、メモリ・セル
から信号を受信する回路）６．７および直接的周辺回路
（デコーダ等）２，３に低電圧を供給する。一方、外部
からの５Ｖ電圧が、入出力回路手、５および高電圧およ
び低電、圧発生回路８，９に印加されている。
高電圧を供給するとともに、配線１３を通してその他の
回路（メモリ・セルに信号を送出したり、メモリ・セル
から信号を受信する回路）６．７および直接的周辺回路
（デコーダ等）２，３に低電圧を供給する。一方、外部
からの５Ｖ電圧が、入出力回路手、５および高電圧およ
び低電、圧発生回路８，９に印加されている。
本実施例では、メモリ素子１０は、ＭＮＯＳ（金属−窒
化膜一酸化膜一半導体）であって、書き込み時と消去時
にはゲート１４、ドレイン１５に、１５■程度の電圧を
印加する。
化膜一酸化膜一半導体）であって、書き込み時と消去時
にはゲート１４、ドレイン１５に、１５■程度の電圧を
印加する。
したがって、高電圧発生回路８の出力電圧は１５■に設
定される。一方、スイッチング・トランジスタ１１およ
び直接・間接の周辺回路２．３，６゜７に用いるトラン
ジスタは、チャネル長が約１μｍときわめて微細な構造
であり、ソース・ドレイン間の耐圧が約６■であるため
、５■の電源で動作させることは、動作余裕が小さく、
集積回路の信頼性上大きな問題がある。したがって、本
実施例では、低重、圧発生回路９で約δ■の電圧を発生
し、これを配線１３を用いて直接・間接の周辺回路２，
３，６．７に供給している。
定される。一方、スイッチング・トランジスタ１１およ
び直接・間接の周辺回路２．３，６゜７に用いるトラン
ジスタは、チャネル長が約１μｍときわめて微細な構造
であり、ソース・ドレイン間の耐圧が約６■であるため
、５■の電源で動作させることは、動作余裕が小さく、
集積回路の信頼性上大きな問題がある。したがって、本
実施例では、低重、圧発生回路９で約δ■の電圧を発生
し、これを配線１３を用いて直接・間接の周辺回路２，
３，６．７に供給している。
また、入出力回路４７５においては、外部回路と接続す
る都合上、５■系の入出力信号が必要であり、このため
外部より供給された５■をそのまま電源電圧として用い
る。このため、これらの入Ｌ１１力回路４，５において
は、チャネル長が２μｍでソース・ドレイン耐圧が約１
０ＶのＭＯＳトランジスタを用いている。
る都合上、５■系の入出力信号が必要であり、このため
外部より供給された５■をそのまま電源電圧として用い
る。このため、これらの入Ｌ１１力回路４，５において
は、チャネル長が２μｍでソース・ドレイン耐圧が約１
０ＶのＭＯＳトランジスタを用いている。
第２図は、争、１図に用いる高電圧光４−回路の構成図
である。
である。
ダイオードとコンデンサを釣列に多段接続したもので、
それらの１つおきに、逆相のクロック／ぐルスを供給す
る。この回路自体は、よく知られているものである。入
力端子２１に５Ｖを印加するとともに、端子２２と２３
に逆位相のクロックパルスを入力することにより、出力
端子２４には高電圧が発生する。先ず、端子２２にＯＶ
、端子２３に◇■が印加されると、初段のノードＡはコ
ンデンサ２６が最初は充電されていないため、トランジ
スタ２５の閾値電圧Ｖｔｈまで光年、されて、約４Ｖと
なる。一方、次段の７−ドＢは、コンデンサに５■が充
電されるため、５■となる。次に、端子２２に５■、端
子２３にｏ■が印加されると、ノードＡは４■がら５■
まで上昇され、ノードＢは充電されていたコンデンサか
ら放電しようとするが、ダイλ−ドが逆向きに接続され
ているため４Ｖまでしか下降しない。次に、再び端子２
２にＱＶ、端子２３に５Ｖが印加されると、ノードＡは
ダイオードの接続のために４Ｖまでしか下降せず、ノー
ドＢは４Ｖからコンデンサの充電電圧を加えた９■に上
昇する。この動作を３サイクル繰り返すと、ノードＢの
電圧レベルは５■ずつ高くなっていき、出力２４には１
５Ｖ程度の電圧が得られることになる。
それらの１つおきに、逆相のクロック／ぐルスを供給す
る。この回路自体は、よく知られているものである。入
力端子２１に５Ｖを印加するとともに、端子２２と２３
に逆位相のクロックパルスを入力することにより、出力
端子２４には高電圧が発生する。先ず、端子２２にＯＶ
、端子２３に◇■が印加されると、初段のノードＡはコ
ンデンサ２６が最初は充電されていないため、トランジ
スタ２５の閾値電圧Ｖｔｈまで光年、されて、約４Ｖと
なる。一方、次段の７−ドＢは、コンデンサに５■が充
電されるため、５■となる。次に、端子２２に５■、端
子２３にｏ■が印加されると、ノードＡは４■がら５■
まで上昇され、ノードＢは充電されていたコンデンサか
ら放電しようとするが、ダイλ−ドが逆向きに接続され
ているため４Ｖまでしか下降しない。次に、再び端子２
２にＱＶ、端子２３に５Ｖが印加されると、ノードＡは
ダイオードの接続のために４Ｖまでしか下降せず、ノー
ドＢは４Ｖからコンデンサの充電電圧を加えた９■に上
昇する。この動作を３サイクル繰り返すと、ノードＢの
電圧レベルは５■ずつ高くなっていき、出力２４には１
５Ｖ程度の電圧が得られることになる。
第２図の回路では、実際に、ＭＯＳトランジスタ２５と
コンデンサ２Ｇの１段ごとに、約２■の昇圧が可能であ
って、約８段で１５Ｖまで昇圧できる。
コンデンサ２Ｇの１段ごとに、約２■の昇圧が可能であ
って、約８段で１５Ｖまで昇圧できる。
第３図は、第１図に用いる低電圧発生回路の構成図であ
る。
る。
第３図（ａ）は最もＷｔｊ草な回路であり、閾値電圧が
一３Ｖのデプレッション型トランジスタ３１を用い、入
力端子３２に５■を印加、ゲート３３を接地することに
より、３■を出力端子３４に発生する。
一３Ｖのデプレッション型トランジスタ３１を用い、入
力端子３２に５■を印加、ゲート３３を接地することに
より、３■を出力端子３４に発生する。
第３図（ｂ）は、第３１図（ａ）よりも安定性がよく、
かつ消ｑ１電力が小さい低電圧発生回路である。第２図
の回路構成とほぼ同じであるが、クロック・パルス発生
回路３７から端子２２と２３に交互に逆位相のクロック
を供給する一方、ツェナ・ダイオード３６を通した抵抗
３８の端子電圧をフィードバックさせて、クロック・パ
ルスの発生を制御している点が異なっている。
かつ消ｑ１電力が小さい低電圧発生回路である。第２図
の回路構成とほぼ同じであるが、クロック・パルス発生
回路３７から端子２２と２３に交互に逆位相のクロック
を供給する一方、ツェナ・ダイオード３６を通した抵抗
３８の端子電圧をフィードバックさせて、クロック・パ
ルスの発生を制御している点が異なっている。
第２図と同じようにして、ＯＶ（接地）から順次上昇し
ていくが、出力端子３５に約δ■を得たいときには、ツ
ェナ電圧を３■にしておくことにより、３■以上になる
とツェナ・ダイオード３６に電流が流れて抵抗３８を通
り接地に流れ込む。
ていくが、出力端子３５に約δ■を得たいときには、ツ
ェナ電圧を３■にしておくことにより、３■以上になる
とツェナ・ダイオード３６に電流が流れて抵抗３８を通
り接地に流れ込む。
そのとき、抵抗３８に電位差が生じ、これがクロック・
パルス発生回路３７の動作を止めることにより、各７−
ドの電位をそのままに維持する。
パルス発生回路３７の動作を止めることにより、各７−
ドの電位をそのままに維持する。
リーク電流のため、イｉｌＩ′ｉかずつ電位か降下する
。
。
なお、第３図（ａ）では、制御用ＮｌＯｓトランジスタ
３１の両端における雷、圧降下のため不要な電力消費が
牛するが、第３１Δ（ｂ）では、それがないので、低消
費電力となる。
３１の両端における雷、圧降下のため不要な電力消費が
牛するが、第３１Δ（ｂ）では、それがないので、低消
費電力となる。
が３図（ｃ）は、バイポーラトランジスタ３９および演
算増幅器４０を用いた低電圧発生回路の例である。出力
端子３４の電圧を、ツェナ・ダイオード３６を用いて発
生した標準電、圧と比較、その差を演算増幅器４０で増
ＩＭｉｌ シて、バイポーラトランジスタ３９に帰還す
ることにより、出力端子３４の電圧は一定に保たれる。
算増幅器４０を用いた低電圧発生回路の例である。出力
端子３４の電圧を、ツェナ・ダイオード３６を用いて発
生した標準電、圧と比較、その差を演算増幅器４０で増
ＩＭｉｌ シて、バイポーラトランジスタ３９に帰還す
ることにより、出力端子３４の電圧は一定に保たれる。
バイポーラトランジスタ３９、演算増幅器４０、空を年
和回路内に形成することは公知の技術で可能：である。
和回路内に形成することは公知の技術で可能：である。
以上説明したように、本発明によれば、微細なＭＯＳ
）ランジスタを用い、かつ高電圧を必要とする素子を采
積した集積回路に対して、単一の外部電源を供給し、動
作させることができるので、特に高焦穂不揮発性メモリ
の集積回路に適用すればその効果はきわめて大きい。
）ランジスタを用い、かつ高電圧を必要とする素子を采
積した集積回路に対して、単一の外部電源を供給し、動
作させることができるので、特に高焦穂不揮発性メモリ
の集積回路に適用すればその効果はきわめて大きい。
第１図は本発明の実施例を示す半導体集棺回路の内部構
成図、第２図、第３図はそれぞれ第１図に用・いる高電
圧発生回路と低電圧発生回路の構成図である。 ■＝メモリ・マトリクス、２．３：直接的周辺回路、牛
、５＝入出力回路、６，７：その他の回路、８，９：高
電圧および低電圧発生回路。 特許出願人 株式会社 日立製作所（にか１名）・、゛ 代 理 人 弁理士 磯 村 雅 俊 ：第 １
図 第 ２ 図 ５
成図、第２図、第３図はそれぞれ第１図に用・いる高電
圧発生回路と低電圧発生回路の構成図である。 ■＝メモリ・マトリクス、２．３：直接的周辺回路、牛
、５＝入出力回路、６，７：その他の回路、８，９：高
電圧および低電圧発生回路。 特許出願人 株式会社 日立製作所（にか１名）・、゛ 代 理 人 弁理士 磯 村 雅 俊 ：第 １
図 第 ２ 図 ５
Claims (3)
- （１）皆数種ｕ１の電源電圧を使用する回路または素子
と、電源とを集積した半導体集積回路において、該集積
回路の内部に、外部から供給される電源電圧より高い電
圧を発生ずる直流電圧源と、上記外部型１源電圧より低
１い電圧を発生する直流電圧源とを、それぞれ少なくと
も１個ずつ有することを特徴とする半導体集積回路。 - （２）前記の外部電源電圧より高い電圧は、主として集
積回路内部の記憶素子のマ） ＩＪクスとその周辺部分
に供給されることを特徴とする特許請求の範囲第１項記
載の半導体集積回路。 - （３）前記の外部電源電圧より低い電圧は、主として、
集積回路内部の記憶素子のマ） ＩＪクスと、その周辺
回路と、その他の回路に供給されることを特徴とする特
許請求の範囲第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22168382A JPS59112639A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22168382A JPS59112639A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112639A true JPS59112639A (ja) | 1984-06-29 |
Family
ID=16770635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22168382A Pending JPS59112639A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244763A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH01258459A (ja) * | 1988-04-08 | 1989-10-16 | Seikosha Co Ltd | 電池を電源とした集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105384A (en) * | 1980-01-23 | 1981-08-21 | Hitachi Ltd | Complementary mis memory circuit |
| JPS5710822A (en) * | 1980-06-23 | 1982-01-20 | Toshiba Corp | Integrated circuit device |
-
1982
- 1982-12-17 JP JP22168382A patent/JPS59112639A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105384A (en) * | 1980-01-23 | 1981-08-21 | Hitachi Ltd | Complementary mis memory circuit |
| JPS5710822A (en) * | 1980-06-23 | 1982-01-20 | Toshiba Corp | Integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244763A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH01258459A (ja) * | 1988-04-08 | 1989-10-16 | Seikosha Co Ltd | 電池を電源とした集積回路 |
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