JPH072005B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH072005B2 JPH072005B2 JP22403885A JP22403885A JPH072005B2 JP H072005 B2 JPH072005 B2 JP H072005B2 JP 22403885 A JP22403885 A JP 22403885A JP 22403885 A JP22403885 A JP 22403885A JP H072005 B2 JPH072005 B2 JP H072005B2
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- JP
- Japan
- Prior art keywords
- voltage
- stage
- stages
- circuit
- diode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばMNOSに用いられるMOSICの昇圧回路に
関する。
関する。
本発明はダイオードとコンデンサを用いた昇圧回路に関
し、ダイオードを構成するFETを初段側でエンハンスメ
ント形、終段側でデイプレツシヨン形とすることによ
り、昇圧効果を高められるようにするものである。
し、ダイオードを構成するFETを初段側でエンハンスメ
ント形、終段側でデイプレツシヨン形とすることによ
り、昇圧効果を高められるようにするものである。
例えばMNOSを用いてデータの記憶を行つている場合に、
データの書込または消去を行うには例えば通常の動作電
圧の4.5Vに対して、30V以上の高電圧を必要とする。そ
の場合に従来は4.5Vと30Vの２つの電源回路を設けて、
それぞれの電圧をMNOSを構成するICに供給するようにし
ていた。しかしこの方法では、ICピンの増加などの種々
の問題点を生じる。
データの書込または消去を行うには例えば通常の動作電
圧の4.5Vに対して、30V以上の高電圧を必要とする。そ
の場合に従来は4.5Vと30Vの２つの電源回路を設けて、
それぞれの電圧をMNOSを構成するICに供給するようにし
ていた。しかしこの方法では、ICピンの増加などの種々
の問題点を生じる。
これに対して、いわゆるチャージポンプ回路を用いて、
MNOSを構成するICの内部で4.5Vから30Vを形成すること
が考えられた。
MNOSを構成するICの内部で4.5Vから30Vを形成すること
が考えられた。
すなわち第３図において、MOSFETのドレインとゲートを
接続して形成されたダイオードＤが多段に縦続接続さ
れ、この各段間がそれぞれコンデンサＣを介して１つお
きに第１及び第２のクロツク端子（1a）（1b）に接続さ
れる。そして入力端子（２）からの電源電圧VDDが初段
のダイオードＤのドレインゲートに供給されると共に、
クロツク端子（1a）（1b）に0V及びVDDに変化される２
相のクロツク信号φ，が供給される。
接続して形成されたダイオードＤが多段に縦続接続さ
れ、この各段間がそれぞれコンデンサＣを介して１つお
きに第１及び第２のクロツク端子（1a）（1b）に接続さ
れる。そして入力端子（２）からの電源電圧VDDが初段
のダイオードＤのドレインゲートに供給されると共に、
クロツク端子（1a）（1b）に0V及びVDDに変化される２
相のクロツク信号φ，が供給される。
これによつて入力端子（２）にVDDが供給されると、こ
の電圧が初段のダイオードＤを通じて初段のコンデンサ
Ｃに充電される。この状態でクロツク端子（1a）のクロ
ツク信号が0VからVDDに上昇すると、このとき初段のコ
ンデンサＣのホツト側の電位はVDD＋VDD＝2VDDに上昇さ
れ、この2VDDの電圧が次段のダイオードＤを通じて次段
のコンデンサＣに充電される。さらにこの状態でクロツ
ク端子（1b）のクロツク信号が0VからVDDに上昇する
と、このときの次段のコンデンサＣのホツト側の電位は
2VDD＋VDD＝3VDDに上昇され、以下順次電圧がVDDずつ昇
圧されて、終段のダイオードＤのソースに所望の高圧が
発生され、出力端子（３）に出力される。
の電圧が初段のダイオードＤを通じて初段のコンデンサ
Ｃに充電される。この状態でクロツク端子（1a）のクロ
ツク信号が0VからVDDに上昇すると、このとき初段のコ
ンデンサＣのホツト側の電位はVDD＋VDD＝2VDDに上昇さ
れ、この2VDDの電圧が次段のダイオードＤを通じて次段
のコンデンサＣに充電される。さらにこの状態でクロツ
ク端子（1b）のクロツク信号が0VからVDDに上昇する
と、このときの次段のコンデンサＣのホツト側の電位は
2VDD＋VDD＝3VDDに上昇され、以下順次電圧がVDDずつ昇
圧されて、終段のダイオードＤのソースに所望の高圧が
発生され、出力端子（３）に出力される。
なお上述の回路において、各MOSFETは、電荷の逆流を防
止するためにエンハンスメント形の素子が用いられてい
る。
止するためにエンハンスメント形の素子が用いられてい
る。
ところが上述の説明においては、各ダイオードＤを構成
するMOSFETのスレシヨルド電圧VTHは無視されている。
そこでこの値を考慮すると、ダイオードD1個による電圧
の上昇分ΔＶは、 ΔＶ＝VDD−〔VTH〕−ΔVTH となる。ここで〔VTH〕はソース電圧が０のときの固定
分、またΔVTHは基板効果による変動分であつて、さら
にΔVTHは、 但し、Ｋは基板定数 Vsはソース電圧 φfはフエルミ定数 となる。そしてこの場合に、〔VTH〕＝0.8、Ｋ＝0.75、
φf＝0.35として、ソース電圧20Vの点を考えると、上述
の昇圧電圧ΔＶは となり、この点より高圧の部分ではほとんど電圧は上昇
しなくなる。
するMOSFETのスレシヨルド電圧VTHは無視されている。
そこでこの値を考慮すると、ダイオードD1個による電圧
の上昇分ΔＶは、 ΔＶ＝VDD−〔VTH〕−ΔVTH となる。ここで〔VTH〕はソース電圧が０のときの固定
分、またΔVTHは基板効果による変動分であつて、さら
にΔVTHは、 但し、Ｋは基板定数 Vsはソース電圧 φfはフエルミ定数 となる。そしてこの場合に、〔VTH〕＝0.8、Ｋ＝0.75、
φf＝0.35として、ソース電圧20Vの点を考えると、上述
の昇圧電圧ΔＶは となり、この点より高圧の部分ではほとんど電圧は上昇
しなくなる。
このため従来は、例えば上述の30V以上の書込または消
去電圧を得るために、28段以上の極めて多くの段数を設
けて昇圧を行わなければならなかつた。
去電圧を得るために、28段以上の極めて多くの段数を設
けて昇圧を行わなければならなかつた。
従来の昇圧回路は上述のように構成されていた。このた
め電圧が高くなると各段の昇圧電圧が小さくなり、必要
な高圧を得るために極めて多くの段数が必要になる問題
点があつた。
め電圧が高くなると各段の昇圧電圧が小さくなり、必要
な高圧を得るために極めて多くの段数が必要になる問題
点があつた。
本発明は、FETからなるダイオードＤが多段に縦続接続
され、上記ダイオードの各段間がそれぞれコンデンサＣ
を介して１つおきに第1,第２のクロツク端子（1a）（1
b）に接続され、上記ダイオードの縦続接続の初段（入
力端子（２））に電源電圧VDDが供給され、上記第1,第
２のクロツク端子に２相のクロツク信号φ，が供給さ
れ、上記ダイオードの縦続接続の終段（出力端子
（３））から昇圧された電圧が得られるようにされた昇
圧回路において、上記ダイオードＤを構成するFETの初
段側の所定数の段（12段）をエンハンスメント形の素子
Deで構成し、終段側の残りの段（８段）をデイプレツシ
ヨン形の素子Ddで構成することにより、昇圧効果を高め
られるようにした昇圧回路である。
され、上記ダイオードの各段間がそれぞれコンデンサＣ
を介して１つおきに第1,第２のクロツク端子（1a）（1
b）に接続され、上記ダイオードの縦続接続の初段（入
力端子（２））に電源電圧VDDが供給され、上記第1,第
２のクロツク端子に２相のクロツク信号φ，が供給さ
れ、上記ダイオードの縦続接続の終段（出力端子
（３））から昇圧された電圧が得られるようにされた昇
圧回路において、上記ダイオードＤを構成するFETの初
段側の所定数の段（12段）をエンハンスメント形の素子
Deで構成し、終段側の残りの段（８段）をデイプレツシ
ヨン形の素子Ddで構成することにより、昇圧効果を高め
られるようにした昇圧回路である。
これによれば、回路の高圧の部分にはデイプレツシヨン
形の素子を用いたことにより、スレシヨルド電圧による
昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果を
得て、回路の段数を削減することができる。
形の素子を用いたことにより、スレシヨルド電圧による
昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果を
得て、回路の段数を削減することができる。
第１図において、従来全てエンハンスメント形の素子De
で構成されていたダイオードＤを、終段側の所定の段の
みデイプレツシヨン形の素子Ddで構成する。なお上述の
VDD＝4.5Vから30Vを得る回路では、例えば全体の段数を
20段にし、初段側の12段をエンハンスメント形の素子De
で構成し、終端側の残りの８段をデイプレツシヨン形の
素子Ddで構成する。
で構成されていたダイオードＤを、終段側の所定の段の
みデイプレツシヨン形の素子Ddで構成する。なお上述の
VDD＝4.5Vから30Vを得る回路では、例えば全体の段数を
20段にし、初段側の12段をエンハンスメント形の素子De
で構成し、終端側の残りの８段をデイプレツシヨン形の
素子Ddで構成する。
この回路において、デイプレツシヨン形の素子Ddでは、
上述のスレシヨルド電圧の固定分〔VTH〕は負の値であ
り、これを例えば−３とした場合に、上述のソース電圧
20Vの点を考えると、昇圧電圧ΔＶは となり、実際はVDD＝4.5V規制されるが、素子のスレシ
ヨルド電圧によるロスはほとんどなくなる。
上述のスレシヨルド電圧の固定分〔VTH〕は負の値であ
り、これを例えば−３とした場合に、上述のソース電圧
20Vの点を考えると、昇圧電圧ΔＶは となり、実際はVDD＝4.5V規制されるが、素子のスレシ
ヨルド電圧によるロスはほとんどなくなる。
なおこのとき素子のスレシヨルド電圧VTHは、 VTH＝〔VTH〕−ΔVTH であり、ここでΔVTHが上述の条件でΔVTH＝2.78になつ
ているので、〔VTH〕−３としても VTH＝−３＋2.78＝−0.22V となり、ほとんどエンハンスメント形と同じ動作となつ
て電荷の逆流は生じなくなる。
ているので、〔VTH〕−３としても VTH＝−３＋2.78＝−0.22V となり、ほとんどエンハンスメント形と同じ動作となつ
て電荷の逆流は生じなくなる。
こうしてIC内で昇圧を行うことができるわけであるが、
上述の回路によれば高圧になつても昇圧電圧が低下され
ることがなく、少し段数で高い出力電圧を得ることがで
きる。またこの回路によれば、製造のばらつきによつて
スレシヨルド電圧が変動しても昇圧効果に影響が少く、
ばらつきに対して許容の広い回路を得ることができる。
上述の回路によれば高圧になつても昇圧電圧が低下され
ることがなく、少し段数で高い出力電圧を得ることがで
きる。またこの回路によれば、製造のばらつきによつて
スレシヨルド電圧が変動しても昇圧効果に影響が少く、
ばらつきに対して許容の広い回路を得ることができる。
なお第２図は上述の実施例と従来の技術との効果を比較
した特性図であつて、実施例の回路によればａに示すよ
うに、従来の回路（ｂ）に比べて、特に14段目以降で急
激な昇圧効果を得ることができ、20段で所望の30V以上
の出力電圧を得ることができる。
した特性図であつて、実施例の回路によればａに示すよ
うに、従来の回路（ｂ）に比べて、特に14段目以降で急
激な昇圧効果を得ることができ、20段で所望の30V以上
の出力電圧を得ることができる。
なおこの図で14段目以下の部分では実施例の電圧が従来
技術の電圧を下廻つているが、これは後段の素子をデイ
プレツシヨン形としたためにクロツク端子（1a）（1b）
から見た負荷容量が増大し、クロツクドライバの効率が
低下するためである。しかしながら現実に図示のように
高圧が得られているので問題はない。
技術の電圧を下廻つているが、これは後段の素子をデイ
プレツシヨン形としたためにクロツク端子（1a）（1b）
から見た負荷容量が増大し、クロツクドライバの効率が
低下するためである。しかしながら現実に図示のように
高圧が得られているので問題はない。
本発明によれば、回路の高圧の部分にはデイプレツシヨ
ン形の素子を用いたことにより、スレシヨルド電圧によ
る昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果
を得て、回路の段数を削減することができるようになつ
た。
ン形の素子を用いたことにより、スレシヨルド電圧によ
る昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果
を得て、回路の段数を削減することができるようになつ
た。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の回路の構成図である。 （1a）（1b）はクロツク端子、（２）は入力端子、
（３）は出力端子、Deはエンハンスメント形の素子、Dd
はデイプレツシヨンの素子である。
めの図、第３図は従来の回路の構成図である。 （1a）（1b）はクロツク端子、（２）は入力端子、
（３）は出力端子、Deはエンハンスメント形の素子、Dd
はデイプレツシヨンの素子である。
Claims (1)
- 【請求項１】FETからなるダイオードが多段に縦続接続
され、 上記ダイオードの各段間がそれぞれコンデンサを介して
１つおきに第1,第２のクロツク端子に接続され、 上記ダイオードの縦続接続の初段に電源電圧が供給さ
れ、 上記第1,第２のクロツク端子に２相のクロツク信号が供
給され、 上記ダイオードの縦続接続の終段から昇圧された電圧が
得られるようにされた昇圧回路において、 上記ダイオードを構成するFETの初段側の所定数の段を
エンハンスメント形の素子で構成し、 終段側の残りの段をデイプレツシヨン形の素子で構成す
ることにより、昇圧効果を高められるようにした昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403885A JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403885A JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285669A JPS6285669A (ja) | 1987-04-20 |
| JPH072005B2 true JPH072005B2 (ja) | 1995-01-11 |
Family
ID=16807619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22403885A Expired - Lifetime JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH072005B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185054A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 昇圧回路 |
| JPS645351A (en) * | 1987-06-26 | 1989-01-10 | Sharp Kk | Boosting circuit |
| JPH0262796A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP4785411B2 (ja) | 2004-07-16 | 2011-10-05 | セイコーインスツル株式会社 | チャージポンプ回路 |
-
1985
- 1985-10-08 JP JP22403885A patent/JPH072005B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6285669A (ja) | 1987-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |