JPS6285669A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS6285669A JPS6285669A JP22403885A JP22403885A JPS6285669A JP S6285669 A JPS6285669 A JP S6285669A JP 22403885 A JP22403885 A JP 22403885A JP 22403885 A JP22403885 A JP 22403885A JP S6285669 A JPS6285669 A JP S6285669A
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- JP
- Japan
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- diodes
- voltage
- circuit
- stage
- stages
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- Granted
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＭＮＯＳに用いられるＭＯ８ＩＣの昇
圧回路に関する。
圧回路に関する。
本発明はダイオードとコンデンサを用いた昇圧回路に関
し、ダイオードを構成するＦＥＴを初段側でエンハンス
メント形、終段側でディプレッション形とすることによ
り、昇圧効果を高められるようセするものである。
し、ダイオードを構成するＦＥＴを初段側でエンハンス
メント形、終段側でディプレッション形とすることによ
り、昇圧効果を高められるようセするものである。
例えばＭＮＯＳを用いてデータの記憶を行っている場合
に、データの書込または消去を行うには例えば通常の動
作電圧の４．５ Ｖ Ｋ対して、３０Ｖ以上の高電圧を
必要とする。その場合に従来は４．５ｖと３０Ｖの２つ
の電源回路を設けて、それぞれの電圧をＭＮＯＳを構成
するＩＣに供給するようにしてｂた。
に、データの書込または消去を行うには例えば通常の動
作電圧の４．５ Ｖ Ｋ対して、３０Ｖ以上の高電圧を
必要とする。その場合に従来は４．５ｖと３０Ｖの２つ
の電源回路を設けて、それぞれの電圧をＭＮＯＳを構成
するＩＣに供給するようにしてｂた。
しかしこの方法では、ＩＣピンの増加などの種々の問題
点を生じる。
点を生じる。
これに対して、いわゆるチャージポンプ回路を用いて、
ＭＮＯＳを構成するＩＣの内部で４．５ｖから３０Ｖを
形成することが考えられた。
ＭＮＯＳを構成するＩＣの内部で４．５ｖから３０Ｖを
形成することが考えられた。
すなわち第３図において、ＭＯＳＦＥＴのドレインとダ
ートを接続して形成されたダイオードＤが多段に縦続接
続され、この各段間がそれぞれコンデンサＣを介して１
つおきに第１及び第２のクロック端子（１ｍ） （ｌｂ
） Ｋ接続される。そして入力端子（２）からの電源電
圧ｖＤＤが初段のダイオードＤのドレインダートに供給
されると共に、クロック端子（１＆）（ｌｂ）にＯｖ及
びｖＤＤに変化される２相のクロック信号φ、ｉが供給
される。
ートを接続して形成されたダイオードＤが多段に縦続接
続され、この各段間がそれぞれコンデンサＣを介して１
つおきに第１及び第２のクロック端子（１ｍ） （ｌｂ
） Ｋ接続される。そして入力端子（２）からの電源電
圧ｖＤＤが初段のダイオードＤのドレインダートに供給
されると共に、クロック端子（１＆）（ｌｂ）にＯｖ及
びｖＤＤに変化される２相のクロック信号φ、ｉが供給
される。
これによって入力端子（２）にｖＤＤが供給されると、
この電圧が初段のダイオードＤを通じて初段のコンデン
サＣに充電される。この状態でクロック端子（１ｍ）の
クロック信号がＯｖからｖＤＤに上昇すると、このとき
初段のコンデンサＣのホット側の電位はｖＤＤ＋ｖＤＤ
＝２ｖＤＤに上昇され、この２ｖＤＤの電圧が次段のダ
イオードＤを通じて次段のコンデンサＣに充電される。
この電圧が初段のダイオードＤを通じて初段のコンデン
サＣに充電される。この状態でクロック端子（１ｍ）の
クロック信号がＯｖからｖＤＤに上昇すると、このとき
初段のコンデンサＣのホット側の電位はｖＤＤ＋ｖＤＤ
＝２ｖＤＤに上昇され、この２ｖＤＤの電圧が次段のダ
イオードＤを通じて次段のコンデンサＣに充電される。
さらにこの状態でクロック端子（１ｂ）のクロック信号
がＯｖからｖＤＤに上昇すると、このときの次段のコン
デンサＣのホット側の電位はｚｖＤＤ＋ｖＤＤ＝３ｖＤ
Ｄニ上昇サレ、以下順次電圧力上昇サナつ昇圧されて、
終段のダイオードＤのソースに所望の高圧が発生され、
出力端子（３）に出力される。
がＯｖからｖＤＤに上昇すると、このときの次段のコン
デンサＣのホット側の電位はｚｖＤＤ＋ｖＤＤ＝３ｖＤ
Ｄニ上昇サレ、以下順次電圧力上昇サナつ昇圧されて、
終段のダイオードＤのソースに所望の高圧が発生され、
出力端子（３）に出力される。
なお上述の回路において、各ＭＯ８ＦＥＴは、電荷の逆
流を防止するためにエンハンスメント形の素子が用いら
れている。
流を防止するためにエンハンスメント形の素子が用いら
れている。
ところが上述の説明においては、各ダイオードＤを構成
するＭＯＳＦＥＴのスレショルド電圧ｖＴＨは無視され
ている。そこでこの値を考慝すると、ダイオードＤ１個
による電圧の上昇分ΔＶは、Δｖ＝ｖＤ、）−（ｖ□〕
−ΔＶ□ となる。ここで〔ｖ？！ｉ〕はソース電圧がＯのときの
固定分、またΔｖＴＨは基板効果による変動分であって
、さらにΔｖＴｌ！は、 ΔＶ□＝Ｋ（４−五−Ｖ丙） 但し、Ｋは基板定数 ■、はソース電圧 φｆはフェルミ定数 となる。そしてこの場合に、ＣＶ７Ｈ］ ＝ ０．８
、 Ｋ＝０．７５、φｆ ＝ ０．３５として、ソース
電圧２０Ｖの点を考えると、上述の昇圧電圧ΔＶは ｌＶ＝ ４．５−０．８−０．７５ （メ１０τγ−メ
０．７ ）＝ ０．９１ Ｖ となシ、この点よシ高圧の部分ではほとんど電圧は上昇
しなくなる。
するＭＯＳＦＥＴのスレショルド電圧ｖＴＨは無視され
ている。そこでこの値を考慝すると、ダイオードＤ１個
による電圧の上昇分ΔＶは、Δｖ＝ｖＤ、）−（ｖ□〕
−ΔＶ□ となる。ここで〔ｖ？！ｉ〕はソース電圧がＯのときの
固定分、またΔｖＴＨは基板効果による変動分であって
、さらにΔｖＴｌ！は、 ΔＶ□＝Ｋ（４−五−Ｖ丙） 但し、Ｋは基板定数 ■、はソース電圧 φｆはフェルミ定数 となる。そしてこの場合に、ＣＶ７Ｈ］ ＝ ０．８
、 Ｋ＝０．７５、φｆ ＝ ０．３５として、ソース
電圧２０Ｖの点を考えると、上述の昇圧電圧ΔＶは ｌＶ＝ ４．５−０．８−０．７５ （メ１０τγ−メ
０．７ ）＝ ０．９１ Ｖ となシ、この点よシ高圧の部分ではほとんど電圧は上昇
しなくなる。
このため従来は、例えば上述の３０Ｖ以上の書込または
消去電圧を得るために、２８段以上の極めて多くの段数
を設けて昇圧を行わなければならなかった。
消去電圧を得るために、２８段以上の極めて多くの段数
を設けて昇圧を行わなければならなかった。
従来の昇圧回路は上述のように構成されていた。
このため電圧が高くなると各段の昇圧電圧が小さくなシ
、必要な高圧を得るために極めて多くの段数が必要にな
る問題点があった。
、必要な高圧を得るために極めて多くの段数が必要にな
る問題点があった。
本発明は、ＦＥＴからなるダイオードＤが多段に縦続接
続され、上記ダイオードの各段間がそれぞれコンデンサ
Ｃを介して１つおきに第１．第２のクロック端子（１ｍ
） （ｌｂ）に接続され、上記ダイオードの縦続接続の
初段（入力端子（２））に電源電圧ｖＤＤが供給され、
上記第１．第２のクロック端子に２相のクロック信号φ
、１が供給され、上記ダイオードの縦続接続の終段（出
力端子（３））から昇圧された電圧が得られるようにさ
れた昇圧回路において、上記ダイオードＤｔ−構成する
ＦＥＴの初段側の所定数の段（１２段）をエンハンスメ
ント形の素子り。
続され、上記ダイオードの各段間がそれぞれコンデンサ
Ｃを介して１つおきに第１．第２のクロック端子（１ｍ
） （ｌｂ）に接続され、上記ダイオードの縦続接続の
初段（入力端子（２））に電源電圧ｖＤＤが供給され、
上記第１．第２のクロック端子に２相のクロック信号φ
、１が供給され、上記ダイオードの縦続接続の終段（出
力端子（３））から昇圧された電圧が得られるようにさ
れた昇圧回路において、上記ダイオードＤｔ−構成する
ＦＥＴの初段側の所定数の段（１２段）をエンハンスメ
ント形の素子り。
で構成し、終段側の残シの段（８段）をディプレッショ
ン形の素子Ｄｄで構成することにより、昇圧効果を高め
られるようにした昇圧回路である。
ン形の素子Ｄｄで構成することにより、昇圧効果を高め
られるようにした昇圧回路である。
これによれば、回路の高圧の部分にはディプレッション
形の素子を用いたことにより、スレショルド電圧による
昇圧電圧ΔＶの低下が無くなシ、極めて高い昇圧効果を
得て、回路の段数を削減することができる。
形の素子を用いたことにより、スレショルド電圧による
昇圧電圧ΔＶの低下が無くなシ、極めて高い昇圧効果を
得て、回路の段数を削減することができる。
第１図において、従来全てエンノ・ンスメント形の素子
Ｄｏで構成されていたダイオードＤを、終段側の所定の
段のみディプレッション形の素子Ｄｄで構成する。なお
上述のＶＤＤ＝４，５Ｖから３０Ｖを得る回路では、例
えば全体の段数を２０段にし、初段側の１２段をエンハ
ンスメント形の素子Ｄｏで構成し、終段側の残りの８段
をディプレッション形のＳ子Ｄｄで構成する。
Ｄｏで構成されていたダイオードＤを、終段側の所定の
段のみディプレッション形の素子Ｄｄで構成する。なお
上述のＶＤＤ＝４，５Ｖから３０Ｖを得る回路では、例
えば全体の段数を２０段にし、初段側の１２段をエンハ
ンスメント形の素子Ｄｏで構成し、終段側の残りの８段
をディプレッション形のＳ子Ｄｄで構成する。
この回路において、ディプレッション形の紫芋Ｄｄでは
、上述のスレショルド電圧の固定分〔ｖＴＨ〕は負の値
であり、これを例えば−３とした場合に、上述のソース
電圧２０Ｖの点を考えると、昇圧電圧ΔＶは ΔＶ＝ ４．５− （−３） −０，７５に〜ｖ’５Ｔ
７ ）＝ ４．７２ Ｖとなり、実際はＶＤＤ＝４，５
Ｖ規制されるが、糸子のスレショルド電圧によるロスは
ほとんどなくなる。
、上述のスレショルド電圧の固定分〔ｖＴＨ〕は負の値
であり、これを例えば−３とした場合に、上述のソース
電圧２０Ｖの点を考えると、昇圧電圧ΔＶは ΔＶ＝ ４．５− （−３） −０，７５に〜ｖ’５Ｔ
７ ）＝ ４．７２ Ｖとなり、実際はＶＤＤ＝４，５
Ｖ規制されるが、糸子のスレショルド電圧によるロスは
ほとんどなくなる。
なおこのとき素子のスレショルド電圧Ｖ□は、ｖＴＨ＝
〔ｖＴ１１〕＋＃ＴｌＩ でチシ、ここでΔｖＴＨが上述の条件でΔＶＴ！！＝
２．７８になっているので、ＣＶＴＨ〕−−３としても
ＶＴＩＩ＝−３＋２．７８＝−０，２２Ｖとなり、はと
んどエンハンスメント形と同じ動作となって電荷の逆流
は生じなくなる。
〔ｖＴ１１〕＋＃ＴｌＩ でチシ、ここでΔｖＴＨが上述の条件でΔＶＴ！！＝
２．７８になっているので、ＣＶＴＨ〕−−３としても
ＶＴＩＩ＝−３＋２．７８＝−０，２２Ｖとなり、はと
んどエンハンスメント形と同じ動作となって電荷の逆流
は生じなくなる。
こうしてＩＣ内で昇圧を行うことができるわけであるが
、上述の回路によれば高圧になっても昇圧電圧が低下さ
れることがなく、少い段数で高い出力電圧を得ることが
できる。またこの回路によれば、製造のばらつきによっ
てスレショルド電圧が変動しても昇圧効果に影響が少く
、ばらつきに対して許容の広い回路を得ることができる
。
、上述の回路によれば高圧になっても昇圧電圧が低下さ
れることがなく、少い段数で高い出力電圧を得ることが
できる。またこの回路によれば、製造のばらつきによっ
てスレショルド電圧が変動しても昇圧効果に影響が少く
、ばらつきに対して許容の広い回路を得ることができる
。
なお第２図は上述の実施例と従来の技術との効果を比較
した特性図であって、実施例の回路によればａに示すよ
うに、従来の回路（ｂ）に比べて、特に１４段目以降で
急激な昇圧効果を得ることができ、２０段で所望の３０
Ｖ以上の出力電圧を得ることができる。
した特性図であって、実施例の回路によればａに示すよ
うに、従来の回路（ｂ）に比べて、特に１４段目以降で
急激な昇圧効果を得ることができ、２０段で所望の３０
Ｖ以上の出力電圧を得ることができる。
なおとの図で１４段目以下の部分では実施例の電圧が従
来技術の電圧を下廻っているが、これは後段の素子をデ
ィプレッション形としたためにクロック端子（ｌａ）
（ｌｂ）から見た負荷容量が増大し、クロックトライバ
の効率が低下するためである。
来技術の電圧を下廻っているが、これは後段の素子をデ
ィプレッション形としたためにクロック端子（ｌａ）
（ｌｂ）から見た負荷容量が増大し、クロックトライバ
の効率が低下するためである。
しかしなから現実に図示のように高圧が得られているの
で問題はない。
で問題はない。
〔発明の効果〕
本発明によれば、回路の高圧の部分にはディプレッショ
ン形の素子を用いたことにより、スレショルド電圧によ
る昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果
を得て、回路の段数を削減することができるようになっ
た。
ン形の素子を用いたことにより、スレショルド電圧によ
る昇圧電圧ΔＶの低下が無くなり、極めて高い昇圧効果
を得て、回路の段数を削減することができるようになっ
た。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の回路の構成図である。 （１ｍ） （ｌｂ）はクロック端子、（２ンは入方端子
、（３）は出力端子、Ｄｅはエンハンスメント形の素子
、Ｄｄはディプレッションの素子である。 第１図 第２図
めの図、第３図は従来の回路の構成図である。 （１ｍ） （ｌｂ）はクロック端子、（２ンは入方端子
、（３）は出力端子、Ｄｅはエンハンスメント形の素子
、Ｄｄはディプレッションの素子である。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ＦＥＴからなるダイオードが多段に縦続接続され、上記
ダイオードの各段間がそれぞれコンデンサを介して１つ
おきに第１、第２のクロック端子に接続され、 上記ダイオードの縦続接続の初段に電源電圧が供給され
、 上記第１、第２のクロック端子に２相のクロック信号が
供給され、 上記ダイオードの縦続接続の終段から昇圧された電圧が
得られるようにされた昇圧回路において、上記ダイオー
ドを構成するＦＥＴの初段側の所定数の段をエンハンス
メント形の素子で構成し、終段側の残りの段をデイプレ
ツシヨン形の素子で構成することにより、昇圧効果を高
められるようにした昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403885A JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403885A JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285669A true JPS6285669A (ja) | 1987-04-20 |
| JPH072005B2 JPH072005B2 (ja) | 1995-01-11 |
Family
ID=16807619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22403885A Expired - Lifetime JPH072005B2 (ja) | 1985-10-08 | 1985-10-08 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH072005B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185054A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 昇圧回路 |
| JPS645351A (en) * | 1987-06-26 | 1989-01-10 | Sharp Kk | Boosting circuit |
| JPH0262796A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| US5717324A (en) * | 1995-12-11 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Intermediate potential generation circuit |
| KR101042846B1 (ko) | 2004-07-16 | 2011-06-17 | 세이코 인스트루 가부시키가이샤 | 전하 펌프 회로 |
-
1985
- 1985-10-08 JP JP22403885A patent/JPH072005B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185054A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 昇圧回路 |
| JPH0568188B2 (ja) * | 1987-01-28 | 1993-09-28 | Tokyo Shibaura Electric Co | |
| JPS645351A (en) * | 1987-06-26 | 1989-01-10 | Sharp Kk | Boosting circuit |
| JPH0262796A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| US5717324A (en) * | 1995-12-11 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Intermediate potential generation circuit |
| US5726941A (en) * | 1995-12-11 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US5815446A (en) * | 1995-12-11 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Potential generation circuit |
| KR101042846B1 (ko) | 2004-07-16 | 2011-06-17 | 세이코 인스트루 가부시키가이샤 | 전하 펌프 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH072005B2 (ja) | 1995-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |