KR101042846B1 - 전하 펌프 회로 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

더 작은 단 수를 갖는 승압 회로를 이용하여 높은 전압을 출력하는 전하 펌프 회로를 제공한다. 전하 펌프 회로를 구성하는 MOS 트랜지스터에 대한 백 게이트 전압을 주는 데에 다이오드를 이용하며, 그에 의해 MOS 트랜지스터의 임계 전류의 증가에 기인하는 승압 전압의 감소를 최소화한다. 또한, 제2 MOS 트랜지스터가 MOS 트랜지스터의 백 게이트와 그라운드(GND) 사이에 설치되어서, 동상 클록 신호를 제2 MOS 트랜지스터의 게이트와 그에 관한 캐패시터에 입력한다

Description

전하 펌프 회로{CHARGE PUMP CIRCUIT}
도 1은 본 발명의 제1 실시형태에 따른 전하 펌프 회로도,
도 2는 MOS 트랜지스터의 단면 구조의 예를 도시한 도면,
도 3은 본 발명의 제2 실시형태에 따른 승압 단위 회로도,
도 4는 본 발명의 제3 실시형태에 따른 승압 출력 회로도,
도 5는 MOS 트랜지스터와 쇼트키 배리어 다이오드의 단면 구조의 예를 도시한 도면,
도 6은 본 발명의 제4 실시형태에 따른 승압 출력 회로도,
도 7은 MOS 트랜지스터의 단면 구조의 예를 도시한 도면,
도 8은 본 발명의 제5 실시형태에 따른 전하 펌프 회로도,
도 9는 MOS 트랜지스터와 쇼트키 배리어 다이오드의 단면 구조의 예를 도시한 도면,
도 10은 본 발명의 제6 실시형태에 따른 전하 펌프 회로도,
도 11은 본 발명의 제7 실시형태에 따른 전하 펌프 회로도,
도 12는 SOI 상의 MOS 트랜지스터의 단면 구조도,
도 13은 본 발명의 제8 실시형태에 따른 전하 펌프 회로도,
도 14는 제1 종래 실시형태에 따른 전하 펌프 회로도,
도 15는 전압 CLK 및 CLKB의 파형을 도시한 도면이다.
본 발명은 전압 승압을 위한 전하 펌프 회로에 관한 것이다.
종래의 전하 펌프 회로로서, 도 14에 도시된 바와 같은 회로가 알려져 있다(즉, JP 2718375 B (도 11)을 볼 것).
구체적으로, 각각 게이트와 그에 대한 드레인을 구비하고, 서로 접속된 n 채널 MOS 트랜지스터(MN1~MN5)는 직렬로 접속되고, 캐패시터 소자(C1~C4)는 MOS 트래지스터(MN2~MN5)의 게이트와 드레인 사이에 있는 각각의 접속점에 개별적으로 접속되어 있다. 캐패시터 소자들의 타단에 구비된 CLK 및 CLKB 단자들에, 서로 반대의 위상을 갖는 전압 VCLK와 VCLKB가 도 15에 도시된 바와 같이 입력된다.
n 채널 MOS 트랜지스터(MN1)의 각 게이트 및 드레인은 전원(VDD)에 접속되고, 승압 회로의 출력(OUT)은 MOS 트랜지스터(MN5)의 소스로부터 취출된다. n 채널 MOS 트랜지스터(MN1)의 소스와 n 채널 MOS 트랜지스터(MN2)의 게이트 및 드레인 사이 접속점에서의 전압을 V12라고 정한다. 전압 VCLK가 초기에 "L" 즉, GND 상태에 있을 때, 전압 V12는 식 (1)에 의해 주어진다.
V12 = VDD - Vtn1 (1)
다음으로, 전압 VCLK가 "H", 즉 VDD 상태가 되면, 전압 V12는 식 (2)에 의해 주어진다.
V12 = 2×VDD - Vtn1 (2)
여기서, Vtn1은 n 채널 MOS 트랜지스터(MN1)의 임계 전압(threshold voltage)을 나타낸다. n 채널 MOS 트랜지스터(MN3)의 게이트와 드레인 및 n 채널 MOS 트랜지스터(MN2)의 소스 사이 접속점에서의 전압을 V23라고 정한다. 전압 VCLK가 "H", 즉 VDD 상태에 있을 때, 전압 V23은 식 (3)에 의해 주어진다(이때 VCLKB는 "L" 상태에 있다).
V23 = 2×VDD - Vtn1Vtn2 (3)
여기서, Vtn2는 n 채널 MOS 트랜지스터(MN2)의 임계 전압을 나타낸다. 다음으로, 전압 VCLK가 "L" 상태가 되며, 즉 전압 VCLKB가 VDD 상태가 된다. n 채널 MOS 트랜지스터(MN3)의 게이트와 드레인 및 n 채널 MOS 트랜지스터(MN2)의 소스 사이 접속점에서의 전압을 V23라고 정한다. 전압 V23은 식 (4)에 의해 주어진다.
V23 = 3×VDD -Vtn1Vtn2 (4)
마지막으로, 도 13에 도시된 4단 구성을 갖는 종래의 전하 펌프 회로의 출력 단자에서의 전압, 즉 n 채널 MOS 트랜지스터(MN5)의 소스 전압(V5)은 식 (5)에 의해 주어진다.
V5 = 5×VDD - Vtn1Vtn2 - Vtn3 - Vtn4 - Vtn5 (5)
여기서, Vtn3, Vtn4 및 Vtn5는 n 채널 MOS 트랜지스터(MN3, MN4, MN5)의 임계 전압을 각각 나타낸다.
도 14에서, 각각의 n 채널 MOS 트랜지스터(MN1~MN5)의 기판(웰)은 그라운드(GND)에 접속되어 있다. 이 경우에는, 백 게이트 효과(back gate effect)에 의해, n 채널 MOS 트랜지스터(MN1~MN5)의 각 임계 전압(Vtn1~Vtn5)의 값들이 증가해서 백 게이트 효과가 없을 때의 임계 전압의 값들보다 높아지게 된다. 따라서, 식 (5)에 의해 주어지는, 출력 단자에서의 전압 V5가 감소한다.
종래의 전하 펌프 회로는 MOS 트랜지스터에 가해지는 백 게이트 효과에 의해 임계 전압이 증가하며, 따라서 출력 전압이 감소한다는 점에서 문제를 가지고 있었다. 즉, 원하는 출력 전압을 얻기 위해서는 승압형 전하 펌프 회로의 단(stage) 수를 증가시켜야 한다는 점에서 문제가 있었다.
상술한 바와 같은 종래의 문제들을 해결하기 위해, MOS 트랜지스터 상의 백 게이트 효과를 억제함으로써 승압형 전하 펌프 회로의 출력 전압의 감소를 최소화하고, 적은 단 수를 갖는 승압형 전하 펌프 회로로부터 높은 출력 전압을 얻도록 하는 것이 본 발명의 목적이다.
MOS 트랜지스터 상에 가해지는 백 게이트 효과를 억제하기 위해, 본 발명에 따른 전하 펌프 회로는, 소스-웰 기생 다이오드 및 드레인-웰 기생 다이오드에 의해, MOS 트랜지스터의 웰에서의 포텐셜이 주어지는 구성을 갖는다.
또한, 본 발명에 따른 전하 펌프 회로는, 소스-웰 쇼트키 배리어 다이오드 및 드레인 웰 쇼트키 배리어 다이오드에 의해, MOS 트랜지스터의 웰에서의 포텐셜이 주어지는 구성을 갖는다.
또한, 본 발명에 따른 전하 펌프 회로는, 적어도 입력 단자 및 MOS 트랜지스 터의 웰 사이 또는 출력 단자 및 MOS 트랜지스터의 웰 사이에, 저항이 설치되는 구성을 갖는다.
또한, 본 발명에 따른 전하 펌프 회로는, 그라운드(GND) 및 MOS 트랜지스터의 웰 사이에 제2 MOS 트랜지스터를 더 구비하고, 동상(in-phase) 클록 신호가 게이트 및 제2 MOS 트랜지스터의 캐패시터에 입력되는 구성을 갖는다.
또한, 스위치 소자가 승압 전하 펌프와 부하(load) 사이에 삽입된다.
본 발명에 따른 승압형 전하 펌프 회로는 상술한 바와 같이 MOS 트랜지스터의 웰에 포텐셜을 줌으로써 MOS 트랜지스터 상의 백 게이트 효과를 억제하는 효과를 가지며, 따라서 적은 단 수를 갖는 승압 회로로부터 높은 출력 전압이 얻어질 수 있도록 한다.
제2 MOS 트랜지스터를 이용하여 MOS 트랜지스터의 웰에서의 포텐셜을 전환함으로써, 누설 전류에 의한 역류를 억제할 수 있게 된다.
상술한 문제를 해결하기 위해, 본 발명에 따른 승압형 전하 펌프 회로는 MOS 트랜지스터에 대한 백 게이트 전압이 다이오드를 통해 가해지는 구성을 갖는다.
(제1 실시형태)
이하, 도면을 참조하여, 본 발명의 실시형태들을 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 승압형 전하 펌프 회로를 도시한 것이다.
n 채널 MOS 트랜지스터들(MN1~MN5), 캐패시터들(C1~C5), VDD 단말, CLK 단말 및 CLKB 단말에 가해지는 각각의 전압들은 종래의 실시형태에서 가해지는 것들과 같다. 본 발명의 실시형태들과 종래의 실시형태들 사이의 차이는 MOS 트랜지스터 (MN1~MN5)의 웰 포텐셜이 기생 다이오드에 의해 주어진다는 것이다. 기생 다이오드는 n 채널 MOS 트랜지스터(MN1~MN5)의 각 웰과 그에 대한 각각의 소스 및 드레인의 사이에 존재한다. 구체적으로, 승압 단위 회로(10)는, 서로 접속된 게이트 및 드레인을 입력 단자로 이용하며, 소스를 출력 단자로 이용하는 n 채널 MOS 트랜지스터 및 상기 n 채널 MOS 트랜지스터의 웰, 소스, 드레인으로 구성된 기생 다이오드로 구성된다. 승압 출력 회로(11)에서는, 승압 단위 회로(10)의 출력 단자의 캐패시터의 다른 쪽 단자가 기준 전압(GND)에 접속되게 된다.
다음으로 본 발명에 따른 승압 동작에 대해 설명한다. n 채널 MOS 트랜지스터(MN1)의 소스와 n 채널 MOS 트랜지스터(MN2)의 게이트 및 드레인 사이 접속점에서의 전압을 V12라고 한다. CLK 단자에서의 전압(이하 VCLK라 함)가 초기에 "L" 즉, GND 상태에 있을 때, 전압 V12는 종래의 실시형태에서와 동일한 방식으로 식 (6)에 의해 주어진다.
V12 = VDD - Vtn1 (6)
여기서, 전압 VCLK가 "L" 상태에 있을 때, n 채널 MOS 트랜지스터(MN1)의 웰 포텐셜은 기생 다이오드에 의해 결정된다.
도 2는 n 채널 MOS 트랜지스터의 단면 구조의 예를 도시한 것이다. n형 Si 기판에 p 웰이 형성되어 있고, 거기에 n+ 영역(20)과 p+ 영역(21)이 형성되어 있다. n+ 영역(20)에는, 드레인 및 소스가 형성되어서, 각각 단말 D 및 S로 표시되어 있다. 웰은 단말 B에 접속되어 있다. 단말 G는 MOS 트랜지스터의 게이트를 나타낸 다. 도 2를 참조하면 알 수 있듯이, 웰은 p형인데 반해 각각의 소스와 드레인은 n형이기 때문에, 웰을 애노드로 이용하고, 소스와 드레인을 캐소드로 이용하는 기생 pn 접합 다이오드가 존재하게 된다.
전압 VCLK가 "L" 상태에 있을 때, 도 1의 n 채널 MOS 트랜지스터(MN1)의 소스 측 기생 다이오드는 n 채널 MOS 트랜지스터(MN1)의 드레인 측 기생 다이오드에서의 누설 전류에 의해 온(on) 되어서, 웰의 포텐셜이 소스 측 기생 다이오드에서의 값보다 대략 0.6V 정도 더 높은 값을 갖게 된다. 이 경우에, 종래의 백 게이트 바이어스에 반대되는 전압(소스에 대하여 양(positive)의 전압)이 가해지고, 그 결과로서, n 채널 MOS 트랜지스터(MN1)의 임계 전압이 백 게이트 바이어스가 없는 임계 전압보다 더 낮은 값으로 감소할 수 있다.
구체적으로, 식 (1)의 임계 전압 Vtn1의 값은 종래의 경우보다 더 낮아지고, n 채널 MOS 트랜지스터(MN1)의 소스와 n 채널 MOS 트랜지스터(MN2)의 게이트 및 드레인 사이 접속점에서의 전압 V12는 더 높아지게 된다. 다음으로, 전압 VCLK가 "H", 즉 VDD 상태가 되면, 전압 V12는 식 (7)에 의해 주어진다.
V12 = 2×VDD - Vtn1 (7)
전압 VCLK가 "H" 상태에 있으면, 도 1의 n 채널 MOS 트랜지스터(MN1)의 드레인 측 기생 다이오드는 n 채널 MOS 트랜지스터(MN1)의 소스 측 기생 다이오드에서의 누설 전류에 의해 온 되어서, 웰의 포텐셜이 드레인 측 기생 다이오드에서의 값보다 대략 0.6V 정도 더 높은 값을 갖게 된다. 하지만, 게이트와 드레인은 단락 회로여서, n 채널 MOS 트랜지스터(MN1)는 온 되지 않는다. 따라서, 소스로부터 드 레인으로의 역류를 방지할 수 있게 된다.
n 채널 MOS 트랜지스터(MN2)의 소스와 n 채널 MOS 트랜지스터(MN3)의 게이트 및 드레인 사이 접속점에서의 전압을 V23이라고 한다. VCLK가 "H", 즉 VDD 상태에 있으면, 전압 V23은 종래의 실시형태에서와 동일한 방식으로 식 (8)에 의해 주어진다.
V23 = 2×VDD - Vtn1Vtn2 (8)
여기서, Vtn2는 n 채널 MOS 트랜지스터(MN2)의 임계 전압을 나타낸다. 이때, n 채널 MOS 트랜지스터(MN2)의 웰 포텐셜은 n 채널 MOS 트랜지스터(MN1)에서와 같은 방식으로 기생 다이오드에 의해 결정되어서, n 채널 MOS 트랜지스터(MN2)의 임계 전압 Vtn2는 종래의 실시형태에서보다 더 낮은 값은 갖게 된다. 따라서, 전압 V23이 더 높아진다.
다음으로, 전압 VCLK가 "L" 상태가 되며, 즉 전압 VCLKB가 VDD 상태가 된다. n 채널 MOS 트랜지스터(MN2)의 소스와 n 채널 MOS 트랜지스터(MN3)의 게이트 및 드레인 사이 접속점에서의 전압을 V23이라고 하며, 전압 V23은 식 (9)에 의해 주어진다.
V23 = 3×VDD - Vtn1Vtn2 (9)
마지막으로, 도 1에 도시된 본 발명에 따른 전하 펌프 회로의 출력(OUT)에서의 전압, 즉 n 채널 MOS 트랜지스터(MN5)의 소스 전압 V5는 식(10)에 의해 주어진다.
V5 = 5×VDD - Vtn1Vtn2 - Vtn3 - Vtn4 - Vtn5 (10)
여기서, Vtn3, Vtn4 및 Vtn5는 각각 n 채널 MOS 트랜지스터(MN3, MN4 및 MN5)의 임계 전압을 나타낸다.
식 (10)과 식 (5)를 비교하면, 차이가 없는 것처럼 보인다. 하지만, 본 발명에 따른 승압형 전하 펌프 회로에서는, 백 게이트 효과를 억제한 결과로서 식 (10)에서의 임계 전압들이 식 (5)에서의 임계 전압들보다 더 작다. 그 결과, 더 큰 승압 전압을 얻을 수 있다.
(제2 실시형태)
도 3은 본 발명에 따른 승압형 전하 펌프 회로의 제2 실시형태를 도시한 것이다. n 채널 MOS 트랜지스터(MN1~MN5), 캐패시터(C1~C5), VDD 단말, CLK 단말 및 CLKB 단말에 각각 가해지는 전압은 종래의 실시형태에서 가해지는 것들과 같다. 본 발명에 따른 실시형태들과 종래의 실시형태들 사이의 차이는 각각의 n 채널 MOS 트랜지스터(MN1~MN5)의 웰 포텐셜이 스위치 트랜지스터(MSW)를 통해서 기준 전압(GND)에 접속되어 있다는 것이다. 스위치 트랜지스터(MSW)는 CLK 또는 CLKB 단자에 접속된 게이트를 갖는다.
구체적으로, 상호 접속된 게이트 및 드레인을 입력 단자로 이용하며, 소스를 출력 단자로 이용하는 n 채널 MOS 트랜지스터, 출력 단자에 접속된 캐패시터 및 상기 n 채널 MOS 트랜지스터의 웰에 접속된 드레인, 기준 전압(GND)에 접속된 소스, 그리고 상기 캐패시터의 출력 단자의 다른 쪽 단자에 연결된 게이트를 구비한 n 채널 MOS 트랜지스터로 구성된다.
승압 출력 회로(11)에서는, 승압 단위 회로(10)의 출력 단자의 캐패시터의 다른 쪽 단자가 기준 전압(GND)에 접속되어 있다.
다음으로, 본 발명에 따른 승압 동작을 설명한다.
전압 VCLK가 "L" 상태가 되면, 스위치 트랜지스터(MSW)가 오프(off) 된다. 따라서, n 채널 MOS 트랜지스터(MN1)의 웰 포텐셜이 제1 실시형태에서와 동일한 방식으로 기생 다이오드에 의해 결정된다(여기서, n 채널 MOS 트랜지스터(MSW)가 오프 되면, 누설 전류는 각각의 기생 다이오드에서의 누설 전류보다 작게 된다). 따라서, n 채널 MOS 트랜지스터(MN1)의 임계 전압은 종래의 실시형태에서보다 더 낮아지게 되고, n 채널 MOS 트랜지스터(MN2)의 게이트와 드레인 사이 접속점에서의 전압 V12는 제1 실시형태에서와 동일한 방식으로 더 높아지게 된다.
전압 VCLK가 "H" 상태가 되면, n 채널 MOS 트랜지스터(MN1)의 기판에 접속된 n 채널 MOS 트랜지스터(MSW)가 온 되며, n 채널 MOS 트랜지스터(MN1)의 웰 포텐셜이 GND 레벨에 도달하게 된다. 전압 VCLK가 "H" 상태에 있으면, 백 게이트 바이어스를 인가함으로써, 그리고 그에 따라 MN1의 임계 전압을 증가시킴으로써, n 채널 MOS 트랜지스터(MN1)에서의 누설 전류에 의한 VDD 단말로의 역류를 억제할 수 있다. 제1 실시형태에서는, 상술한 바와 같이, 게이트 및 드레인이 단락 회로여서 n 채널 MOS 트랜지스터(MN1)이 온 되지 않고, 따라서 소스로부터 드레인으로의 역류를 방지 할 수 있게 된다. 하지만, 임계 전압이 낮고 온도가 높은 경우에는, 소스로부터 드레인으로의 역류가 발생할 가능성이 있다. 제2 실시형태에서는, n 채널 MOS 트랜지스터(MSW)가 온 되어서 웰의 포텐셜을 GND 레벨에 이르게 함으로써, n 채널 MOS 트랜지스터(MN1)의 임계 전압을 증가시키고, 소스로부터 드레인으로의 역 류를 확실히 억제할 수 있게 된다.
즉, 제2 실시형태에서는, 제1 실시형태과 동일한 방식으로 역류를 확실하게 방지하며 높은 승압 전압을 얻을 수 있다.
(제3 실시형태)
도 4는 본 발명에 따른 승압형 전하 펌프 회로의 제3 실시형태를 도시한 것이다.
제1 실시형태와 제3 실시형태 사이의 차이는 웰, 소스 및 드레인에 접속된 다이오드가 쇼트키 배리어 다이오드라는 것이다. 더 정확하게는, 기생 pn 접합 다이오드가 존재해서, 쇼트키 배리어 다이오드는 거기에 병렬로 접속된다.
도 5는 n 채널 MOS 트랜지스터 및 쇼트키 배리어 다이오드의 단면 구조의 예를 도시한 것이다. n 채널 MOS 트랜지스터 부분의 단면 구조는 도 2에 도시된 것과 동일하다. 쇼트키 배리어 다이오드는 그라운드(GND)에 전기적으로 접속된 p 웰에 형성된 n 웰(22)와 금속(예컨대, 알루미늄) 사이에서의 접촉을 통해 형성된다. 이 경우에, 금속은 애노드로서 역할하고, n 웰은 캐소드로서 역할한다. 두 쇼트키 배리어 다이오드의 캐소드들은 n 채널 MOS 트랜지스터의 웰 단말 B에 공통으로 접속된다. 두 쇼트키 배리어 다이오드의 캐소드들은 n 채널 MOS 트랜지스터의 드레인 단말(D) 및 소스 단말(S)에 개별적으로 접속된다.
도 2의 단면 구조에서, 웰을 애노드로 이용하며 소스 및 드레인을 캐소드로 이용하는 pn 접합 다이오드가 온 되면, n형 Si 기판을 콜렉터로서 이용하는 수직 바이폴라 트랜지스터가 온 되어서 전류가 흐르게 되는 경우들이 생기는데, 이는 전 압 승압이 불가능해지는 최악의 경우에 이르게 될 수 있다.
즉, 웰을 애노드로 이용하고 소스 및 드레인을 캐소드로 이용하는 쇼트키 배리어 다이오드를, 도 4에 도시된 바와 같이, 웰과 소스 사이 및 웰과 드레인 사이에 접속함으로써, 각각의 쇼트키 배리어 다이오드에서의 순방향 전압이 각각의 기생 pn 접합 다이오드에서의 순방향 전압보다 더 낮아진다. 따라서, 쇼트키 배리어 다이오드가 기생 pn 접합 다이오드보다 먼저 온 되는데, 이는 기생 pn 접합 다이오드가 온 되는 것을 방지하고, 제1 실시형태와 유사하게, n 채널 MOS 트랜지스터 상의 백 게이트 효과를 억제하며, 그에 따라서 임계 전압의 증가를 방지한다. 그 결과, 종래의 실시형태에서보다 더 높은 승압 전압을 얻는다.
(제4 실시형태)
도 6은 본 발명의 제4 실시형태에 따른 승압형 전하 펌프 회로이다.
서로 접속된 게이트 및 드레인을 갖는 p 채널 MOS 트랜지스터(MP2)는 상호 접속된 게이트 및 드레인을 갖는 MP1의 소스에 접속된다. 그러면, p 채널 MOS 트랜지스터(MP1~MP5)는 연속해서 직렬로 접속되고, 캐패시터 소자(C1~C5)는 MOS 트랜지스터의 각각의 게이트와 드레인 사이 접속점에 개별적으로 접속된다. 캐패시터 소자(C1~C5)의 타단에 있는 CLK 및 CLKB 단자에, 서로 반대의 위상을 갖는 전압 VCLK 및 VLCKB가, 도 14에 도시된 것처럼, 종래의 실시형태와 동일한 방식으로 입력된다.
p 채널 MOS 트랜지스터(MP1)는 전원 VDD에 접속된 소스를 가지며, 승압 회로의 출력은 p 채널 MOS 트랜지스터(MP5)의 게이트 및 드레인 사이의 접속점으로부터 취출된다.
구체적으로, 승압 단위 회로(30)는 p 채널 MOS 트랜지스터(MP1) 및 캐패시터(C1)으로 구성된다. p 채널 MOS 트랜지스터(MP1)은 상호 접속된 게이트 및 드레인을 출력 단자로서 이용하고, 소스를 입력 단자로서 이용한다. 캐패시터(C1)는 한 쪽 단자가 출력 단자에 접속되고, 다른 쪽 단자가 CLK 단자에 접속된다.
승압 출력 회로(31)에서는, 승압 단위 회로(30)의 출력 단자에 접속된 캐패시터(C5)의 다른 쪽 단자가 기준 전압(GND)에 접속된다.
p 채널 MOS 트랜지스터(MP1)의 게이트 및 드레인과 p 채널 MOS 트랜지스터(MP2)의 소스 사이 접속점에서의 전압을 V12라고 한다. VLK 단자에서의 전압(이하 VCLK라 함)이 초기에 "L", 즉 GND 상태에 있을 때, 전압 V12는 식 (11)에 의해 주어진다.
V12 = VDD - Vtp1 (11)
여기서, VCLK가 "L" 상태에 있으면, p 채널 MOS 트랜지스터(MP1)의 웰 포텐셜은 기생 다이오드에 의해 결정된다.
도 7은 p 채널 MOS 트랜지스터의 단면 구조의 예를 도시한 것이다. p형 Si 기판에 n 웰이 형성되어 있고, 거기에 n+ 영역(20)과 p+ 영역(21)이 형성되어 있다. p+ 영역(21)에는, 드레인 및 소스가 형성되어서, 각각 단말 D 및 S로 표시되어 있다. 웰은 단말 B에 접속되어 있다. 단말 G는 MOS 트랜지스터의 게이트를 나타낸다. 도 7를 참조하면 알 수 있듯이, 웰이 p형인데 반해 각각의 소스와 드레인은 n형이기 때문에, 웰을 애노드로 이용하고, 소스와 드레인을 캐소드로 이용하는 기생 pn 접합 다이오드가 존재하게 된다.
전압 VCLK가 "L" 상태에 있을 때, 도 6의 p 채널 MOS 트랜지스터(MP1)의 소스 측 기생 다이오드는 p 채널 MOS 트랜지스터(MP1)의 드레인 측 기생 다이오드에서의 누설 전류에 의해 온 되어서, 웰의 포텐셜이 소스 측 기생 다이오드에서의 값보다 대략 0.6V 정도 더 높은 값을 갖게 된다. 이 경우에, 종래의 백 게이트 바이어스에 반대되는 전압(소스에 대하여 음(negative)의 전압)이 가해지고, 그 결과로서, p 채널 MOS 트랜지스터(MP1)의 임계 전압의 절대값이 백 게이트 바이어스가 없는 임계 전압보다 더 낮은 값으로 감소할 수 있다.
구체적으로, 식 (11)의 임계 전압 Vtp1의 값은 종래의 경우보다 더 작아지고, p 채널 MOS 트랜지스터(MP2)의 소스와 p 채널 MOS 트랜지스터(MN1)의 게이트 및 드레인 사이 접속점에서의 전압 V12는 더 높아지게 된다. 다음으로, 전압 VCLK가 "H", 즉 VDD 상태가 되면, 전압 V12는 식 (7)에 의해 주어진다.
V12 = 2×VDD - Vtp1 (11)
여기서 Vtp1은 p 채널 MOS 트랜지스터(MP2)의 임계 전압의 절대값을 나타낸다. p 채널 MOS 트랜지스터(MP2)의 게이트 및 드레인과 p 채널 MOS 트랜지스터(MP3)의 소스 사이 접속점에서의 전압을 V23이라고 한다. VCLK가 "H", 즉 VDD 상태에 있으면, 전압 V23은 식 (13)에 의해 주어진다.
V23 = 2×VDD - Vtp1Vtp2 (13)
여기서, Vtp2는 p 채널 MOS 트랜지스터(MP2)의 임계 전압의 절대값을 나타낸 다.
다음으로, 전압 VCLK가 "L" 상태가 되며, 즉 전압 VCLKB가 VDD 상태가 된다. p 채널 MOS 트랜지스터(MP2)의 게이트 및 소스와 p 채널 MOS 트랜지스터(MP3)의 소스 사이 접속점에서의 전압을 V23이라고 하면, 전압 V23은 식 (14)에 의해 주어진다.
V23 = 3×VDD - Vtp1Vtp2 (14)
마지막으로, 도 6에 도시된 전하 펌프 회로의 출력 단자에서의 전압, 즉 p 채널 MOS 트랜지스터(MP5)의 게이트-드레인 전압 V5는 식 (15)에 의해 주어진다.
V5 = 5×VDD - VtpVtp2 - Vtp3 - Vtp4 - Vtp5 (15)
여기서, Vtp3, Vtp4 및 Vtp5는 각각 p 채널 MOS 트랜지스터(MP3, MP4, MP5)의 임계 전압의 절대값들을 나타낸다.
(제5 실시형태)
도 8은 본 발명에 따른 승압형 전하 펌프 회로의 제5 실시형태를 도시한 것이다. 도 8에 도시된 제5 실시형태와 도 6에 도시된 제4 실시형태 사이의 차이는 p 채널 MOS 트랜지스터의 소스 및 드레인에 접속된 다이오드가 pn 접합 다이오드라기 보다는 쇼트키 배리어 다이오드라는 점이다. 더 정확하게는, 기생 pn 접합 다이오드가 존재하고, 쇼트키 배리어 다이오드는 거기에 병렬 접속된다.
도 9는 p 채널 MOS 트랜지스터 및 쇼트키 배리어 다이오드의 단면 구조의 예를 도시한 것이다. p 채널 MOS 트랜지스터 부분의 단면 구조는 도 7에 도시된 것과 같다. 쇼트키 배리어 다이오드는 n 웰과 금속(예컨대, 알루미늄) 사이의 접촉 을 통해 형성된다. 이 경우에, 금속은 애노드로서 역할을 하고, n 웰은 캐소드로서 역할을 한다. 두 쇼트키 배리어 다이오드의 애노드는 각각 p 채널 MOS 트랜지스터의 소스 및 드레인에 접속되며, 그래서 캐소드는 자동적으로 n 웰에 접속된다.
도 7의 단면 구조에서, 웰을 캐소드로 이용하고, 소스 또는 드레인을 애노드로 이용하는 pn 접합 다이오드가 온 되면, p형 Si 기판을 콜렉터로 이용하는 수직 바이폴라 트랜지스터가 온 되어서 전류가 흐르게 되는 경우들이 생기는데, 이는 전압 승압이 불가능해지는 최악의 경우에 이르게 될 수 있다.
반면에, 웰을 캐소드로 이용하고 소스 및 드레인을 애노드로 이용하는 쇼트키 배리어 다이오드를, 도 9에 도시된 바와 같이, 웰과 소스 사이 및 웰과 드레인 사이에 접속함으로써, 각각의 쇼트키 배리어 다이오드에서의 순방향 전압이 각각의 기생 pn 접합 다이오드에서의 순방향 전압보다 더 낮아진다. 따라서, 쇼트키 배리어 다이오드가 기생 pn 접합 다이오드보다 먼저 온 되는데, 이는 기생 pn 접합 다이오드가 온 되는 것을 방지하고, 제4 실시형태와 유사하게, n 채널 MOS 트랜지스터 상의 백 게이트 효과를 억제하며, 그에 따라서 임계 전압의 증가를 방지한다. 그 결과, 종래의 실시형태에서보다 더 높은 승압 전압을 얻는다.
(제6 실시형태)
도 10은 본 발명의 제6 실시형태에 따른 승압형 전하 펌프 회로를 도시한 것이다. 도 10과 도 4의 차이는 게이트 및 드레인 간의 접속점과 웰 사이에 저항이 삽입된다는 점이다. 도 4에서, 웰의 포텐셜은, 전압 VCLK가 "L" 상태에 있을 때 드레인 측 쇼트키 배리어 다이오드에서의 누설 전류를 소스 측 쇼트키 배리어 다이 오드에 흐르게 함으로써 결정된다. 이에 반해서, 도 10에서는, 저항을 이용하여 경로를 형성해서, 드레인 측 쇼트키 배리어 다이오드로부터 소스 측 쇼트키 배리어 다이오드로 전류를 확실히 흐르게 하고, 그렇게 함으로써 소스 측 쇼트키 배리어 다이오드를 확실하게 온 시키고, 웰 포텐셜을, 전압 VCLK가 "L" 상태에 있을 때 소스 포텐셜에 약 0.3V 정도를 더함으로써 얻어지는 값에 확실하게 이르도록 하는 것이 가능하게 된다. 저항의 효과는 도 4의 승압형 전하 펌프 회로에 한정되지 않는다. 저항이 도 1 및 도 3의 승압형 전하 펌프 회로에서도 동일한 효과를 거둔다는 것은 분명하다.
(제7 실시형태)
도 11은 본 발명의 제7 실시형태에 따른 승압형 전하 펌프 회로를 도시한 것이다. 도 11과 도 8의 차이는 게이트 및 드레인 간의 접속점과 웰 사이에 저항이 삽입된다는 점이다. 도 8에서, 웰의 포텐셜은, 전압 VCLK가 "L" 상태에 있을 때 드레인 측 쇼트키 배리어 다이오드에서의 누설 전류를 소스 측 쇼트키 배리어 다이오드에 흐르게 함으로써 결정된다. 이에 반해서, 도 11에서는, 저항을 이용하여 경로를 형성해서, 드레인 측 쇼트키 배리어 다이오드로부터 소스 측 쇼트키 배리어 다이오드로 전류를 확실히 흐르게 하고, 그렇게 함으로써 소스 측 쇼트키 배리어 다이오드를 확실하게 온 시키고, 웰 포텐셜을, 전압 VCLK가 "L" 상태에 있을 때, 소스 포텐셜에 약 0.3V 정도를 더함으로써 얻어지는 값에 확실하게 이르도록 하는 것이 가능하게 된다. 저항의 효과는 도 8의 승압형 전하 펌프 회로에 한정되지 않는다. 저항이 도 6의 승압형 전하 펌프 회로에서도 동일한 효과를 거둔다는 것은 분명하다.
도 12는 SOI(Silicon On Insulator) 상에 형성된 MOS 트랜지스터의 단면 구조를 도시한 것이다. 지지 기판 상에는 절연 물질(40)(예컨대, SiO2)이 있고, 상기 절연 물질(40) 위에 MOS 트랜지스터가 형성된다. 도 12의 D, G, S 및 B 단자는 각각 MOS 트랜지스터의 드레인, 게이트, 소스 및 기판(웰)의 단자를 나타낸다. 예를 들면, 도 1의 n 채널 MOS 트랜지스터(MN1~MN5)와 도 6의 p 채널 MOS 트랜지스터(MP1~MP5)가 SOI 상에 형성되면, 웰과 드레인 사이 또는 웰과 소스 사이의 기생 pn 접합 다이오드가 온 되는 경우에도, MOS 트랜지스터가 벌크 상에 형성된 경우에서 관찰한 것처럼, 기생 바이폴라 트랜지스터를 온 시키지 않고 승압 동작하는 것이 가능하게 된다.
이런 효과는 SOI 기판에 한정되지 않는다. MOS 트랜지스터가 이중 웰 구조를 포함하는 또 다른 수단을 이용하여 절연되는 경우에도 동일한 효과를 거둘 수 있다는 것은 분명하다.
본 실시형태에 따른 승압형 전하 펌프 회로의 출력 전압이 식 (10) 및 (11)에 의해 주어진다는 사실로부터 명백하듯이, 본 발명의 효과는 전원 전압 VDD가 낮고, 전원 전압 VDD와 MOS 트랜지스터의 임계 전압의 차이가 작을 때 극대화된다. 예를 들면, 전원 전압 VDD가 1V일 때, 임계 전압이 0.7V라고 하면, 출력 전압은 5×1 - 0.7 - 0.7 - 0.7 - 0.7 - 0.7 = 1.5V 이다(정확히는, 도 15에 도시된 종래의 실시형태에서, 백 게이트 바이어스가 n 채널 MOS 트랜지스터(MN2)의 임계 전압을 n 채널 MOS 트랜지스터(MN1)의 임계 전압보다 더 높아지게 증가시키며, n 채널 MOS 트랜지스터(MN3)의 임계 전압은 n 채널 MOS 트랜지스터(MN2)의 임계 전압보다 더 높아지도록 더욱 증가되어서, 결과적으로 출력 전압이 1.5V보다 더 낮아지도록 감소하게 된다). 하지만, 순방향 백 게이트 바이어스 때문에 임계 전압이 0.5V까지 낮아지면, 출력 전압은 5×1 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 = 2.5V 가 된다.
상술한 실시형태 각각은 네 개의 승압 단위 회로를 구비한 경우를 기술하였지만, 본 발명에 있어서 승압 단위 회로의 수는 거기에 한정되지 않으며, 어떤 개수라도 설치될 수 있다. 또한, 제1 승압 단위 회로의 입력 단자가 전원에 접속된다고 하더라도, 전원에 직접 접속될 필요는 없다. 예를 들면, 제1 승압 단위 회로의 입력 단자는 MOS 트랜지스터의 스위치 소자를 통해서 전원에 접속되어도 된다.
(제8 실시형태)
도 13은 본 발명의 제8 실시형태에 따른 승압형 전하 펌프 회로를 도시한 것이다. 승압형 전하 펌프 회로(40)는 전원이 접속된 VDD 단자 및 클록이 접속된 CLKB 단자를 포함한다. 승압 회로(40)의 출력(OUT)에, 출력(OUT)의 전압을 측정하는 회로(41), 캐패시터(42) 및 스위치 소자(43)가 접속된다. 스위치 소자(43)의 다른 쪽 단자는 부하(44)에 접속된다. 전압 검출 회로(41)는, 승압 회로의 전압이 임의의 값을 초과할 경우에 이를 검출하고 스위치 소자(43)를 온 시킨다. 스위치 소자(43)가 온 되면, 부하(44)가 승압 회로(40)의 출력(OUT)에 접속된다. 스위치 소자(43)는 MOS 트랜지스터로 구성되며, 그것에 관한 온/오프 동작은 전압 검출 회로(41)로부터 출력된 전압에 의해 제어된다.
종래의 실시형태에서, 부하는 승압회로의 출력에 직접 접속되었었다. 하지 만, 이 상태에서는, 승압 회로의 승압 능력이 부족한 경우에는 충분한 승압 전압을 얻을 수 없는 경우들이 있었다. 예를 들면, 승압 회로의 승압 능력이 주어진 승압 전압과 관련하여 단지 1MA인 경우이고, 또한 1MA 이상이 부하로 소모되는 경우에, 승압 회로는 원하는 레벨의 승압 전압까지 전압을 승압할 수 없다. 하지만, 도 13에 도시된 바와 같이, 승압 회로(40)와 부하(44)가 스위치 소자(43)를 통해 서로 분리되어 있고, 스위치 소자(43)가 오프 되어 있다면, 승압 회로(40)는 부하(44)의 크기에 상관없이 원하는 레벨의 전압에 도달할 때까지 전압을 확실하게 승압할 수 있다. 전압 검출 회로(41)는 승압 회로(40)의 출력(OUT)이 원하는 전압에 도달했다는 것을 검출해서 스위치 소자(43)를 온 하며, 그것에 의해서 원하는 전압이 부하(44)에 성공적으로 인가되게 된다.
승압 회로 그 자체는 원하는 전압이 유지되는 동안 부하를 지속적으로 구동하는 승압 능력이 없기 때문에, 원하는 전압이 부하에 인가될 수 있는 시간 주기는 캐패시터(42)와 부하(44)의 각각의 값에 의해 결정된다. 하지만, 연속해서 부하를 구동할 필요가 없는 경우에는, 승압 회로의 승압 능력이 낮은 경우에도, 승압 능력을 초과하는 부하를 일시적으로 구동할 수 있다. 그 회로는 승압 능력이 감소하는 경우에, 전원 전압이 낮을 때 특히 효과적이다.
본 발명에 의하면 MOS 트랜지스터 상의 백 게이트 효과를 억제할 수 있고, 따라서 승압형 전하 펌프 회로의 출력 전압의 감소를 최소화할 수 있으며, 적은 단 수를 갖는 승압형 전하 펌프 회로로부터 높은 출력 전압을 얻을 수 있다.

Claims (20)

  1. 게이트에 접속된 한쪽 단자를 입력 단자로 이용하고, 다른 쪽 단자를 출력 단자로 이용하는 제1 n 채널 MOS 트랜지스터; 및 상기 제1 n 채널 MOS 트랜지스터의 출력 단자에 한쪽 단자가 접속된 캐패시터로 각각 구성되는 복수의 승압 단위 회로를 포함하며,
    인접하는 두 개의 상기 승압 단위 회로의 캐패시터의 다른 쪽 단자 각각에 반대 위상을 갖는 클록 신호들이 입력되고,
    상기 제1 n 채널 MOS 트랜지스터의 웰의 전위가 소스-웰 기생 다이오드 및 드레인-웰 기생 다이오드에 의해 주어지는, 승압형 전하 펌프 회로.
  2. 제1항에 있어서,
    마지막 단의 상기 승압 단위 회로는 상기 캐패시터의 다른 쪽 단자가 GND에 접속되어 있는 승압 출력 회로인, 승압형 전하 펌프 회로.
  3. 제2항에 있어서,
    상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 GND 사이에 제2 n 채널 MOS 트랜지스터가 설치되어 있고,
    상기 제2 n 채널 MOS 트랜지스터의 게이트와 상기 캐패시터의 다른 쪽 단자에 동상 클록 신호가 입력되어서 전압을 승압시키는, 승압형 전하 펌프 회로.
  4. 제2항에 있어서,
    적어도 상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 입력 단자 사이, 또는 상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 출력 단자 사이에 저항이 설치된, 승압형 전하 펌프 회로.
  5. 제1항에 있어서,
    적어도 하나의 상기 승압 단위 회로의 제1 n 채널 MOS 트랜지스터는 제1 쇼트키 배리어 다이오드 및 제2 쇼트키 배리어 다이오드중 어느 하나를 구비하고 있으며, 상기 제1 쇼트키 배리어 다이오드는 상기 제1 n 채널 MOS 트랜지스터의 웰에 접속된 애노드와 상기 출력 단자에 접속된 캐소드를 가지고, 상기 제2 쇼트키 배리어 다이오드는 상기 제1 n 채널 MOS 트랜지스터의 웰에 접속된 애노드와 상기 입력 단자에 접속된 캐소드를 가지는, 승압형 전하 펌프 회로.
  6. 제5항에 있어서,
    마지막 단의 상기 승압 단위 회로는 상기 캐패시터의 다른 쪽 단자가 GND에 접속되어 있는 승압 출력 회로인, 승압형 전하 펌프 회로.
  7. 제6항에 있어서,
    상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 GND 사이에 제2 n 채널 MOS 트랜지스터가 설치되어 있고,
    상기 제2 n 채널 MOS 트랜지스터의 게이트와 상기 캐패시터의 다른 쪽 단자에 동상 클록 신호가 입력되어서 전압을 승압시키는, 승압형 전하 펌프 회로.
  8. 제6항에 있어서,
    적어도 상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 입력 단자 사이, 또는 상기 제1 n 채널 MOS 트랜지스터의 웰과 상기 출력 단자 사이에 저항이 설치된, 승압형 전하 펌프 회로.
  9. 제1항에 있어서,
    적어도 상기 승압 단위 회로 각각의 일부, 또는 적어도 상기 승압 출력 회로의 일부는 SOI 기판 상에 형성되는, 승압형 전하 펌프 회로.
  10. 제1항에 있어서,
    전원 전압이 1V 이하인, 승압형 전하 펌프 회로.
  11. 승압 회로;
    상기 승압 회로의 출력과 접지(GND) 사이에 접속된 캐패시터;
    상기 승압 회로의 출력 전압을 검출하는 전압 검출 회로; 및
    상기 승압 회로의 출력과 부하 사이의 접속을 제공하는 스위치 소자를 포함하며,
    상기 승압 회로는 제1항에 따른 승압형 전하 펌프 회로이며, 상기 전압 검출 회로가 상기 승압 회로의 출력 전압이 임의의 값을 초과하는 것을 검출하면, 상기 스위치 소자를 온 시키는, 전하 펌프 회로.
  12. 게이트에 접속된 한쪽 단자를 출력단자로 이용하고, 다른 쪽 단자를 입력 단자로 이용하는 제1 p 채널 MOS 트랜지스터; 및 상기 제1 p 채널 MOS 트랜지스터의 출력 단자에 한쪽 단자가 접속된 캐패시터로 각각 구성되는 복수의 승압 단위 회로를 포함하며,
    인접하는 두 개의 상기 승압 단위 회로의 캐패시터의 다른 쪽 단자 각각에 반대 위상을 갖는 클록 신호들이 입력되고,
    상기 제1 p 채널 MOS 트랜지스터의 웰의 전위가 소스-웰 기생 다이오드 및 드레인-웰 기생 다이오드에 의해 주어지는, 승압형 전하 펌프 회로.
  13. 제12항에 있어서,
    마지막 단의 상기 승압 단위 회로는 상기 캐패시터의 다른 쪽 단자가 접지(GND)에 접속되어 있는 승압 출력 회로인, 승압형 전하 펌프 회로.
  14. 제13항에 있어서,
    적어도 상기 제1 p 채널 MOS 트랜지스터의 웰과 상기 입력 단자 사이, 또는 상기 제1 p 채널 MOS 트랜지스터의 웰과 상기 출력 단자 사이에 저항이 설치된, 승압형 전하 펌프 회로.
  15. 제12항에 있어서,
    적어도 하나의 상기 승압 단위 회로의 제1 p 채널 MOS 트랜지스터는 제1 쇼트키 배리어 다이오드 및 제2 쇼트키 배리어 다이오드중 어느 하나를 구비하고 있으며, 상기 제1 쇼트키 배리어 다이오드는 상기 제1 p 채널 MOS 트랜지스터의 웰에 접속된 애노드와 상기 출력 단자에 접속된 캐소드를 가지고, 상기 제2 쇼트키 배리어 다이오드는 상기 제1 p 채널 MOS 트랜지스터의 웰에 접속된 애노드와 상기 입력 단자에 접속된 캐소드를 가지는, 승압형 전하 펌프 회로.
  16. 제15항에 있어서,
    마지막 단의 상기 승압 단위 회로는 상기 캐패시터의 다른 쪽 단자가 GND에 접속되어 있는 승압 출력 회로인, 승압형 전하 펌프 회로.
  17. 제16항에 있어서,
    상기 제1 p 채널 MOS 트랜지스터의 웰과 상기 입력 단자 사이, 또는 상기 제1 p 채널 MOS 트랜지스터의 웰과 상기 출력 단자 사이에 저항이 설치된, 승압형 전하 펌프 회로.
  18. 제12항에 있어서,
    적어도 상기 승압 단위 회로 각각의 일부, 또는 적어도 상기 승압 출력 회로의 일부는 SOI 기판 상에 형성되는, 승압형 전하 펌프 회로.
  19. 제12항에 있어서,
    전원 전압이 1V 이하인, 승압형 전하 펌프 회로.
  20. 승압 회로;
    상기 승압 회로의 출력과 접지(GND) 사이에 접속된 캐패시터;
    상기 승압 회로의 출력 전압을 검출하는 전압 검출 회로; 및
    상기 승압 회로의 출력과 부하 사이의 접속을 제공하는 스위치 소자를 포함하며,
    상기 승압 회로는 제12항에 따른 승압형 전하 펌프 회로이며, 상기 전압 검출 회로가 상기 승압 회로의 출력 전압이 임의의 값을 초과하는 것을 검출하면, 상기 스위치 소자를 온 시키는, 전하 펌프 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311703A (ja) * 2005-04-28 2006-11-09 Seiko Instruments Inc チャージポンプ回路を有する電子機器
WO2007088595A1 (ja) * 2006-01-31 2007-08-09 Fujitsu Limited Ｐｌｌ回路及び半導体集積装置
US20090066407A1 (en) * 2007-09-12 2009-03-12 Rochester Institute Of Technology Charge pump systems and methods thereof
KR100948474B1 (ko) * 2008-11-14 2010-03-17 주식회사 하이닉스반도체 전하 전달 소자 및 그를 이용한 차지 펌프 회로
JP2012060762A (ja) * 2010-09-08 2012-03-22 Seiko Instruments Inc 充放電制御回路及びバッテリ装置
TWI463769B (zh) * 2012-03-05 2014-12-01 Novatek Microelectronics Corp 充電幫浦裝置
US8891266B2 (en) * 2012-03-13 2014-11-18 International Business Machines Corporation Monolithic high voltage multiplier having high voltage semiconductor diodes and high-k capacitors
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
KR101524631B1 (ko) * 2013-04-16 2015-06-02 숭실대학교산학협력단 차지 펌프 방식의 전압 변환 회로
JP6366433B2 (ja) * 2014-09-03 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6285669A (ja) 1985-10-08 1987-04-20 Sony Corp 昇圧回路
JPH08275506A (ja) * 1994-08-12 1996-10-18 Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno 電圧逓倍器および電圧ブースタ並びに電圧調整器
JP2001042961A (ja) 1999-07-29 2001-02-16 Mitsubishi Electric Corp 昇圧装置
US20030155963A1 (en) 2002-02-18 2003-08-21 Winbond Electronics Corp. Charge pump circuit with voltage multiplier for boosting clock signal and method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381051A (en) * 1993-03-08 1995-01-10 Motorola Inc. High voltage charge pump
JPH06309868A (ja) * 1993-04-26 1994-11-04 Hitachi Ltd 半導体記憶装置
KR100257866B1 (ko) * 1997-04-11 2000-06-01 윤종용 챠아지 펌핑 회로를 가지는 불 휘발성 메모리 장치
JP3505380B2 (ja) * 1998-02-17 2004-03-08 新日本製鐵株式会社 整流回路
US6198340B1 (en) * 1999-02-08 2001-03-06 Etron Technology, Inc. High efficiency CMOS pump circuit
JP4079644B2 (ja) * 2001-02-06 2008-04-23 三洋電機株式会社 チャージポンプ装置
ITTO20010143A1 (it) * 2001-02-16 2002-08-16 St Microelectronics Srl Dispositivo survoltore per memorie non volatili con pompa di carica di stand-by integrata.
US6927441B2 (en) * 2001-03-20 2005-08-09 Stmicroelectronics S.R.L. Variable stage charge pump
JP4390412B2 (ja) * 2001-10-11 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6285669A (ja) 1985-10-08 1987-04-20 Sony Corp 昇圧回路
JPH08275506A (ja) * 1994-08-12 1996-10-18 Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno 電圧逓倍器および電圧ブースタ並びに電圧調整器
JP2001042961A (ja) 1999-07-29 2001-02-16 Mitsubishi Electric Corp 昇圧装置
US20030155963A1 (en) 2002-02-18 2003-08-21 Winbond Electronics Corp. Charge pump circuit with voltage multiplier for boosting clock signal and method thereof

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