KR100948474B1

KR100948474B1 - 전하 전달 소자 및 그를 이용한 차지 펌프 회로

Info

Publication number: KR100948474B1
Application number: KR1020080113418A
Authority: KR
Inventors: 윤석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-11-14
Filing date: 2008-11-14
Publication date: 2010-03-17

Abstract

본원 발명의 차지 펌프 회로는 제2 입력신호 및 제3 입력신호에 따라 전하의 전달 방향이 조절되는 복수 개의 전하 전달소자와, 제1 클록 신호에 따라 펌핑 동작을 수행하는 제1 커패시터들 및 제2 클록 신호에 따라 펌핑 동작을 수행하는 제2 커패시터들을 포함하며, 상기 복수 개의 전하 전달 소자는 각각 직렬 접속되고, 상기 제1 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중 홀수 번째 접속 노드에 각각 접속되고 상기 제2 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중 짝수 번째 접속노드에 각각 접속되는 것을 특징으로 한다.

차지 펌프 회로, 전하 전달 소자, 소프트 프로그램

Description

전하 전달 소자 및 그를 이용한 차지 펌프 회로{Charge transferring device and charge pump circuit using thereof}

본원 발명은 반도체 메모리 장치에 사용되는 차지 펌프 회로 및 상기 차지 펌프 회로에 사용되는 전하 전달 소자에 관한 것이다.

반도체 메모리 장치의 동작에 따르면 외부에서 공급되는 전원전압보다 높은 고전압을 필요로 한다. 상기 고전압은 외부에서 공급되는 전원전압을 차지펌프회로를 이용하여 펌핑시켜 생성한다. 특히 낸드(NAND)형 불휘발성 메모리 장치의 동작에서는 독출 전압(0.5~9V), 프로그램 전압(10~20V), 소거전압(-20V) 등과 같은 고전압을 필요로 하게 된다. 예를 들어 소거 동작을 수행할 때에는 불휘발성 메모리 셀의 컨트롤 게이트에 대략 -20V 이상의 전압을 인가하여 FN 터널링에 의해 플로팅 게이트에 충전되어 있던 전자가 모두 방출되도록 하여 문턱전압을 낮추게 한다. 프로그램 동작시에는 이와 반대로 컨트롤 게이트에 양의 고전압을 인가하여 플로팅 게이트에 전자를 충전시킴으로써 문턱전압을 증가시키게 된다. 따라서 이와 같은 고전압을 생성하기 위해 상기 설명한 양전압 차지펌프 회로 및 음전압 차지펌프 회로를 모두 포함할 필요가 있다. 그러나 음전압 차지 펌프 회로를 추가하여 구성할 경우 불휘발성 메모리 장치의 전체 면적을 증가시키는 문제가 발생한다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 양전압 뿐만 아니라 음전압도 출력할 수 있는 차지 펌프 회로를 제공하는 것이다. 또한 상기 차지 펌프 회로에서 제어신호에 따라 전하 전달 방향을 반전시킬 수 있는 전하 전달 소자를 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 차지 펌프 회로는 제2 입력신호 및 제3 입력신호에 따라 전하의 전달 방향이 조절되는 복수 개의 전하 전달소자와, 제1 클록 신호에 따라 펌핑 동작을 수행하는 제1 커패시터들 및 제2 클록 신호에 따라 펌핑 동작을 수행하는 제2 커패시터들을 포함하며, 상기 복수 개의 전하 전달 소자는 각각 직렬 접속되고, 상기 제1 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중 홀수 번째 접속 노드에 각각 접속되고 상기 제2 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중 짝수 번째 접속노드에 각각 접속되는 것을 특징으로 한다.

또한 본원 발명의 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 스위칭 소자와, 상기 제1 스위칭 소자의 게이트와 상기 제1 단자 사이에 접속되며 제2 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 상기 제1 단자를 접속시키는 제2 스위칭 소자와, 상기 제1 스위칭 소자의 게이트와 제2 단자 사이에 접속 되며 제3 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 제2 단자를 접속시키는 제3 스위칭 소자를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 과제 해결 수단에 따라 반도체 메모리 장치등에 음전압 및 양전압을 동시에 공급할 수 있다. 특히 불휘발성 메모리 장치에 대하여 최소의 면적으로 음전압 및 양전압을 공급하는 차지 펌프 회로를 포함시킬 수 있는바, 불휘발성 메모리 장치의 소프트 프로그램 특성을 개선할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1a는 통상적인 차지 펌프 회로를 도시한 회로도이며, 도 1b는 상기 차지 펌프 회로의 출력 전압의 생성과정을 도시한 회로도이다.

상기 차지 펌프 회로(100)는 외부 전원전압(VDD)이 인가되는 1단의 다이오드(D1)와, 외부에서 생성되는 서로 다른 위상을 갖는 클록 신호(CK, /CK)가 펌핑용 커패시터(C1~Cn)를 통해 교대로 인가되는 다이오드들(D2~Dn)을 포함한다.

상기 차지 펌프 회로의 동작을 살펴보면, 외부에서 공급되는 클록 신호(CK, /CK)의 크기는 외부 전원 전압(VDD)과 동일하게 설정되고, 서로 180도의 위상차를 갖는다. 또한, 상기 다이오드들(D1~Dn)들은 전하(Charge)가 오직 한 방향으로만 증가하게 한다.

따라서 펌핑용 커패시터(C1~Cn)를 거쳐 2개의 클록 신호(CK, /CK)는 전하를 다이오드들(D2∼Dn)을 통해 증가하는 방향으로 가해주게 된다. 제1 클록 신호(/CK)가 '로우'에서 '하이'로 변환되고, 제2 클록 신호(CK)가 '하이'에서 '로우'로 변환되면, 다이오드(D2)에 가해지는 전압(V1)은 제1 클록 신호(/CK)의 캐패시터(C1)를 통한 펌핑 작용에 의해 도 1b에 나타낸 바와 같이 2VDD-Vth로 되고, 이때 다이오드(D3)에 가해지는 전압(V2)은 2VDD-2Vth가 된다. 이와 같은 동작을 반복하여 양의 고전압이 출력된다.

도 2a 는 통상적인 양전압 출력 차지 펌프회로를 PMOS 트랜지스터를 이용하여 구성한 회로를 도시한 도면이고, 도 2b는 통상적인 음전압 출력 차지 펌프회로를 PMOS 트랜지스터를 이용하여 구성한 회로를 도시한 도면이다.

도 2a의 양전압 출력 차지펌프회로(210)는 PMOS 트랜지스터를 이용하여 구성된 다이오드(D1~Dn+1) 및 커패시터(C1~Cn)를 포함한다. 이때 각 PMOS 트랜지스터의 게이트를 드레인과 접속시켜 도 1a과 같이 PN 다이오드가 직렬 접속되도록 한다. 그에 따라 입력단에서 출력단의 차지가 전달되어 양전압을 출력하게 된다.

도 2b의 음전압 출력 차지펌프회로(220) 역시 PMOS 트랜지스터를 이용하여 구성된 다이오드(D1~Dn+1) 및 커패시터(C1~Cn)를 포함한다. 이때 각 PMOS 트랜지스 터의 게이트를 소스와 접속시켜 도 1a와는 반대 방향으로 PN 다이오드가 직렬 접속되도록 한다. 그에 따라 차지의 전달방향이 도 2a의 차지펌프와는 반대가 되어 음전압을 출력하게 된다.

낸드형 불휘발성 메모리 장치의 동작에서는 독출 전압(0.5~9V), 프로그램 전압(10~20V), 소거전압(-20V)등과 같은 고전압을 필요로 하게 된다. 예를 들어 소거 동작을 수행할 때에는 불휘발성 메모리 셀의 컨트롤 게이트에 대략 -20V 이상의 전압을 인가하여 FN 터널링에 의해 플로팅 게이트에 충전되어 있던 전자가 모두 방출되도록 하여 문턱전압을 낮추게 한다. 프로그램 동작시에는 이와 반대로 컨트롤 게이트에 양의 고전압을 인가하여 플로팅 게이트에 전자를 충전시킴으로써 문턱전압을 증가시키게 된다. 따라서 이와 같은 고전압을 생성하기 위해 상기 설명한 양전압 차지펌프 회로 및 음전압 차지펌프 회로를 모두 포함할 필요가 있다. 그러나 통상적인 낸드(NAND)형 불휘발성 메모리 장치에서는 상기 양전압 차지 펌프회로만을 포함하여 구성되어 왔다. 이는 음전압 차지 펌프회로를 추가할 경우 불휘발성 메모리 장치의 전체 면적을 증가시키는 문제가 발생하기 때문이다.

양전압 차지 펌프회로만을 포함하는 구성에서의 소거 동작은 다음과 같이 실시한다. 컨트롤 게이트에 -20V의 전압을 인가한 것과 같은 효과를 내기 위하여, P-웰(서브스트레이트)에 20V의 양전압을 인가하여 플로팅 게이트에 충전된 전자를 방출시키게 된다. 그러나 이러한 경우 P-웰의 전기 전도도는 게이트에 비해 매우 낮기 때문에 큰 저항이 발생하고 이 저항으로 인해 전압강하가 있을 수 있다. 그러기 때문에 충분히 높은 전압을 인가하지 않을 경우 플로팅 게이트에 전자들이 남아서 불휘발성 메모리 셀이 충분히 소거되지 않을 수 있다. 이 때문에 필요 이상의 높은 전압을 인가해야하는 경우가 있으며, 이 경우에는 소자의 신뢰성에도 문제가 생길 수 있다. 이러한 이유로 게이트에 음전압을 직접 인가하는 것이 효율적일 수 있다. 더 바람직한 방법은 게이트와 웰에 각각 음전압과 양전압을 모두 인가하는 방법이다. 예를 들어 게이트에 -10V를 인가하고 웰에 10V를 인가하면 게이트에 -20V를 인가하는 경우 또는 웰에 20V를 인가하는 경우와 마찬가지 효과를 낼 수 있다. 이 경우 절대값이 큰 전압을 만들지 않아도 되기 때문에 신뢰성 측면이나 칩의 면적 측면에서 유리할 수 있다.

상기 소거 동작뿐만 아니라 소프트 프로그램 검증 동작에서도 게이트에 음전압을 인가할 필요성이 있다.

도 3은 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법에서 소프트 프로그램 방법의 개념을 설명하기 위한 도면이다.

최근 멀티 레벨 셀 프로그램 방법이 적용되면서, 도시된 바와 같이 하나의 셀에 네 가지 이상의 상태가 저장될 수 있다. 이때 0V 이상으로 세 개의 분포가 존재하게 되며, 0V 이하의 셀들은 소거 상태인 것으로 본다.

전체 셀에 대하여 소거 동작을 수행하면, 전체 셀들의 문턱전압이 모두 0보다 낮아진다. 그러나 소거 상태 셀들의 분포가 넓어지는 문제가 발생한다(310). 이와 같이 분포가 넓은 상태에서 다시 프로그램 동작을 수행하는 경우 프로그램 셀들의 분포도 넓어질 수 있다. 특히 멀티 레벨 셀 프로그램 동작에서는 각 상태별의 분포를 최대한 좁혀야 하므로, 소거 상태 셀들의 분포를 좁히는 동작을 수행한다. 즉, 소거 상태 셀들의 문턱전압을 다소 상승시키는 동작으로서 이를 소프트 프로그램 동작이라 한다(320). 소프트 프로그램 동작에 의하여 문턱전압의 분포가 더욱 좁아진것을 알 수 있다. 이때 소프트 프로그램 동작에 대해서 검증 동작을 수행하게 되는데, 검증 대상 셀의 게이트에 음전압(SEV)을 인가하여 검증 동작을 수행함이 원칙이다. 그러나 음전압 차지 펌프회로가 포함되지 않은 상태이므로, 소거 동작에서와 마찬가지로 P-웰에 양 전압을 인가하여 검증 동작을 수행하는 통상의 기술이다. 이러한 소프트 프로그램 검증 동작에서도 검증 대상 셀의 게이트에 음전압(SEV)을 가할 필요가 있다.

도 4는 본원 발명의 일 실시예에 따른 양전압 및 음전압을 모두 출력할 수 있는 차지 펌프회로를 도시한 회로도이고, 도 5a는 상기 차지 펌프회로가 양전압을 출력하는 과정을 설명하기 위한 단면도이며, 도 5b는 상기 차지 펌프회로가 음전압을 출력하는 과정을 설명하기 위한 단면도이다.

상기 차지 펌프회로(400)는 제1 내지 제3 입력신호(input1, input2, input3)에 따라 전하의 전달 방향이 제어되는 복수 개의 전하 전달 소자(410, 420, 430, 440)와, 상기 각 전하 전달 소자의 접속 노드에 접속되고 제1 클록 신호(/CK) 또는 제2 클록 신호(CK)가 인가되는 복수의 커패시터(450, 460, 470)를 포함한다. 이때 상기 각 전하 전달 소자(410, 420, 430, 440)는 직렬 접속되며, 각 접속노드(stage1~n)에 상기 각 커패시터가 접속된다.

상기 전하 전달 소자(410, 420, 430, 440)는 서브스트레이트와 입력단자가 접속되고, 제1 입력신호(input1)가 제1 단자로 인가되는 제1 스위칭 소자(P412)와, 상기 제1 스위칭 소자의 게이트와 제1 단자 사이에 접속되며 제2 입력신호(input2)에 따라 상기 제1 스위칭 소자(P412)의 게이트와 제1 단자를 접속시키는 제2 스위칭 소자(N410), 상기 제1 스위칭 소자(P412)의 게이트와 제2 단자 사이에 접속되며 제3 입력신호(input3)에 따라 상기 제1 스위칭 소자(P412)의 게이트와 제2 단자를 접속시키는 제3 스위칭 소자(P410)를 포함한다.

한편, 상기 커패시터(450, 460, 470)들은 PMOS 트랜지스터를 이용하여 형성된 것으로, 제1 클록 신호(/CK)에 의하여 펌핑 동작을 하는 커패시터(460)와 제2 클록 신호(CK)에 의하여 펌핑 동작을 하는 커패시터(450, 470)를 포함한다. 이때, 제n 접속노드에 제1 클록 신호(/CK)에 의하여 펌핑 동작을 하는 커패시터(460)가 접속된다면, 제n+1 접속노드에는 제2 클록 신호(CK)에 의하여 펌핑 동작을 하는 커패시터(470)가 접속된다.

상기 전하 전달 소자의 전하 전달 방향은 상기 제2 입력신호(input2) 또는 제3 입력신호(input3)에 의하여 결정된다. 제3 입력신호(input3)가 로직 로우 상태이면 상기 제3 스위칭 소자(P410)가 턴온되어, 상기 제1 스위칭 소자(P412)의 게이트와 제2 단자가 접속되므로, 도 5a와 같이 입력단의 방향에서 정방향 PN 다이오드가 형성된다. 도 5a에 도시된 바와 같이 제3 스위칭 소자(P410)의 드레인과 소스 단자에 채널이 형성되어 제1 스위칭 소자(P412)의 게이트와 제2 단자(소스 단자)가 접속되는 효과가 나타난다. 상기 제 1 스위칭 소자(P412)의 N-웰에 제 2 입력신호(input2)가 하이 레벨로 입력되면, 제 1 스위칭 소자(P412)의 게이트에 하이 레벨이 인가되는 것과 유사한 효과가 발생되고, 이로 인해 제 1 스위칭 소자(P412)에는 전류 경로가 생성된다. 이와 같이 로직 로우 상태의 제3 입력신호(input3)가 인가됨에 따라 전자는 제n-1 전하 전달 소자(예를 들면 410)에서 제n 전하 전달소자(예를 들면 420)로 전달된다. 이때 상기 제2 클록 신호가 로직 하이로 부스팅되면 제1 접속노드(stage1)의 전위는 상기 커패시터(450)에 의하여 펌핑된다. 이와 같은 동작을 반복함에 따라 도 2a와 같은 원리로 양전압을 출력하게 된다.

이와 달리 상기 제2 입력신호(input2)가 로직 하이 상태이면 상기 제2 스위칭 소자(N410)가 턴온되어, 상기 제1 스위칭 소자(P412)의 게이트와 제1 단자가 접속되므로, 도 5b와 같이 입력단의 방향에서 역방향 PN 접합이 된다. 도 5b에 도시된 바와 같이 제2 스위칭 소자(N410)의 드레인과 소스 단자에 채널이 형성되어 제1 스위칭 소자(P412)의 게이트와 제1 단자(드레인 단자)가 접속되는 효과가 나타난다. 그리고 제1 스위칭 소자(P412)의 제2 단자(소스 단자)와 N-웰 사이에 PN 다이오드가 형성되는 효과가 나타난다. 따라서 전자는 제n 전하 전달 소자(예를 들면 420)에서 제n-1 전하 전달소자(예를 들면 410)로 전달된다. 따라서 도 2b와 같은 원리로 음전압을 출력하게 된다.
즉, 도 5b 에서 두번째 트랜지스터로 나타나 있는 제 2 스위칭 소자(P412)의 드레인"P+"에 제 1 입력신호(input1)가 로우 레벨로 입력되고, 벌크인 NWEL에 연결되는 "N+"에 제 1 입력 신호(input1)가 로우 레벨로 입력된다. 그리고 제 2 입력신호(input2)가 하이 레벨로 입력되어 제 2 스위칭 소자(N410)가 턴온 되면, 제 1 입력신호(input1)는 제 2 스위칭 소자(N410)를 통해서 제 1 스위칭 소자(P412)의 게이트로 입력된다. 제 1 입력신호(input1)는 로우 레벨이므로, 제 1 스위칭 소자(P412)는 턴 온 된다.
이때, 제 1 스위칭 소자(P412)의 벌크인 NWELL에 제 1 입력신호(input1)가 연결되므로, 그라운드(groung)에 연결되어 있다. 그리고 소오스 단의 "P+"과 NWELL간에는 PN 접합 다이오드가 생성된다. 이에 따라서 앞단의 전하 전달 소자(Next stage)와의 전류 경로가 역방향으로 생성된다. 역방향으로 전류 경로가 생성되므로, 전류가 역방향으로 빠져나감으로써 최종 출력(Vout)은 음전압이 출력되는 효과가 발생됩니다.

한편 상기 전하 전달 소자를 다양한 형태로 구성할 수 있다.

도 6a, 6b, 6c는 본원 발명의 또 다른 실시예에 따른 전하 전달 소자를 도시한 회로도이다.

도 6a의 전하 전달 소자(410)는 도 4와 같이 제1 스위칭 소자로서 PMOS 트랜 지스터(P412)를 사용한다. 그러나 제2 스위칭 소자는 PMOS 트랜지스터(P410), 제3 스위칭 소자는 NMOS 트랜지스터(N410)가 사용된다. 따라서 하이 레벨의 제3 입력신호(input3) 인가시에 입력단의 방향에서 정방향 PN 다이오드가 형성된다. 또한 로우 레벨의 제2 입력신호(input2) 인가시에 입력단의 방향에서 역방향 PN 다이오드가 형성된다.

도 6b와 6c의 전하 전달 소자(410)는 제1 스위칭 소자로서 NMOS 트랜지스터(N412)를 사용한다. 도 6b의 경우 제2 스위칭 소자는 NMOS 트랜지스터(N410), 제3 스위칭 소자는 PMOS 트랜지스터(P410)가 사용된다. 제1 스위칭 소자가 NMOS 트랜지스터이므로, 하이 레벨의 제2 입력신호(input2) 인가시에 입력단의 방향에서 역방향 PN 다이오드가 형성된다. 또한 로우 레벨의 제3 입력신호(input3) 인가시에 입력단의 방향에서 정방향 PN 다이오드가 형성된다.

도 6c의 경우 제2 스위칭 소자는 PMOS 트랜지스터(P410), 제3 스위칭 소자는 NMOS 트랜지스터(N410)가 사용된다. 제1 스위칭 소자가 NMOS 트랜지스터이므로, 로우 레벨의 제2 입력신호(input2) 인가시에 입력단의 방향에서 역방향 PN 다이오드가 형성된다. 또한 하이 레벨의 제3 입력신호(input3) 인가시에 입력단의 방향에서 정방향 PN 다이오드가 형성된다.

도 4 및 도 6a~6c의 경우 상기 제2 입력신호 및 제3 입력신호는 공통된 레벨의 신호가 인가될 수 있다. 즉 제2 스위칭 소자와 제3 스위칭 소자가 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터등 서로 상보적인 관계에 있는 소자가 구성되기 때문이다. 이와 달리 제2 스위칭 소자 및 제3 스위칭 소자로서 모두 NMOS 트랜지스터 를 쓰거나 PMOS 트랜지스터를 사용할 수 있으며, 이러한 경우 제2 입력신호와 제3 입력신호는 서로 상반된 레벨의 신호가 인가된다.

정리하면 제1 내지 제3 입력신호에 인가되는 신호에 따라 동일한 전하 전달 소자로 정방향 PN 다이오드 및 역방향 PN 다이오드의 기능을 수행할 수 있어, 하나의 차지펌프로 양전압 또는 음전압을 출력할 수 있다.

도 7a는 본원 발명의 일 실시예에 따른 차지 펌프회로를 이용한 양전압 발생 테스트의 결과를 도시한 그래프이고, 도 7b는 본원 발명의 일 실시예에 따른 차지 펌프회로를 이용한 음전압 발생 테스트의 결과를 도시한 그래프이다.

도 7a의 경우, 도 4의 차지펌프에 대하여 제1 입력신호(input1)로서 2V의 양전압을 인가하고 제2 입력신호(input2) 및 제3 입력신호(input3)로서 접지 전압을 인가하여 테스트를 수행한 것이다. 차지 펌핑 동작에 의해서 시간이 지남에 양전압의 절대값이 커짐을 알 수 있다.

도 7b의 경우, 도 4의 차지펌프에 대하여 제1 입력신호(input1)로서 접지 전압을 인가하고 제2 입력신호(input2) 및 제3 입력신호(input3)로서 2V의 양전압을 인가하여 테스트를 수행한 것이다. 차지 펌핑 동작에 의해서 시간이 지남에 음전압의 절대값이 커짐을 알 수 있다.

도 8은 본원 발명의 일 실시예에 따른 차지펌프회로를 이용하여 생성할 수 있는 멀티 레벨 셀 프로그램 방법에 의한 전압분포를 도시한 도면이다.

도 3의 경우 양전압만을 이용하여 프로그램 및 검증 동작을 수행하므로, 문턱 전압이 0V 보다 낮은 경우는 하나의 상태만을 나타내고, 문턱 전압이 0V 보다 높은 경우는 세 개의 상태를 나타내고 있다.

그러나 본원 발명의 실시예에 따르면 음전압과 양전압을 선택적으로 공급할 수 있으므로, 소거 상태의 경우도 2 이상의 상태로 구분되도록 프로그램할 수 있다. 즉 음의 프로그램 전압을 인가하고 음의 제1 검증전압(PV1)을 인가함으로써 문턱 전압이 0V 보다 낮은 셀들의 분포를 2 이상 형성할 수 있다.

도 4는 본원 발명의 일 실시예에 따른 양전압 및 음전압을 모두 출력할 수 있는 차지 펌프회로를 도시한 회로도이다.

도 5a는 상기 차지 펌프회로가 양전압을 출력하는 과정을 설명하기 위한 단면도이며, 도 5b는 상기 차지 펌프회로가 음전압을 출력하는 과정을 설명하기 위한 단면도이다.

Claims

제2 입력신호 및 제3 입력신호에 따라 전하의 전달 방향이 조절되는 복수 개의 전하 전달소자와,

제1 클록 신호에 따라 펌핑 동작을 수행하는 제1 커패시터들 및 제2 클록 신호에 따라 펌핑 동작을 수행하는 제2 커패시터들을 포함하며,

상기 복수 개의 전하 전달 소자는 각각 직렬 접속되고, 상기 제1 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중 홀수 번째 접속 노드에 각각 접속되고 상기 제2 커패시터들은 상기 복수 개의 전하 전달 소자의 접속 노드들 중짝수 번째 접속노드에 각각 접속되는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 상기 제2 입력신호 및 제3 입력신호에 따라 제1 입력신호를 정방향 또는 역방향으로 전달하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 상기 제2 입력신호 및 제3 입력신호에 따라 정방향 PN 다이오드 또는 역방향 PN 다이오드로서 동작하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 제1 클록신호와 제2 클록신호는 서로 상반된 로직 레 벨을 갖는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 스위칭 소자와,

상기 제1 스위칭 소자의 게이트와 상기 제1 단자 사이에 접속되며 상기 제2 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 상기 제1 단자를 접속시키는 제2 스위칭 소자와,

상기 제1 스위칭 소자의 게이트와 제2 단자 사이에 접속되며 상기 제3 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 제2 단자를 접속시키는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 PMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 단자 사이에 접속되며 상기 제2 입력신호에 따라 상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 단자를 접속시키는 제1 NMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 게이트와 제2 단자 사이에 접속되며 상기 제3 입력신호에 따라 상기 제1 PMOS 트랜지스터의 게이트와 제2 단자를 접속시키는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 PMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 단자 사이에 접속되며 상기 제2 입력신호에 따라 상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 단자를 접속시키는 제2 PMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 게이트와 제2 단자 사이에 접속되며 상기 제3 입력신호에 따라 상기 제1 PMOS 트랜지스터의 게이트와 제2 단자를 접속시키는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 NMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 단자 사이에 접속되며 상기 제2 입력신호에 따라 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 단자를 접속시키는 제2 NMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 게이트와 제2 단자 사이에 접속되며 상기 제3 입력신호에 따라 상기 제1 NMOS 트랜지스터의 게이트와 제2 단자를 접속시키는 제1 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 전하 전달 소자는 제1 입력신호가 제1 단자로 인가되는 제1 NMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 단자 사이에 접속되며 상기 제2 입력신호에 따라 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 단자를 접속시키는 제1 PMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 게이트와 제2 단자 사이에 접속되며 상기 제3 입력신호에 따라 상기 제1 NMOS 트랜지스터의 게이트와 제2 단자를 접속시키는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항, 제5항, 제6항, 제7항, 제8항 또는 제9항 중 어느 한 항에 있어서, 상기 제2 입력신호 및 제3 입력신호는 동일한 레벨의 신호인 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 차지펌프회로는 상기 제2 입력신호 및 제3 입력신호에 따라 상기 전하 전달 소자가 정방향 PN 다이오드로서 동작하는 경우 양전압을 출력하고, 상기 전하 전달 소자가 역방향 PN 다이오드로서 동작하는 경우 음전압을 출력하는 것을 특징으로 하는 차지 펌프 회로.
제6항에 있어서, 상기 차지펌프회로는 상기 제2 입력신호에 따라 각 전하 전달 소자의 제1 NMOS 트랜지스터가 턴온되는 경우 음전압을 출력하고, 상기 제3 입력신호에 따라 각 전하 전달 소자의 제2 PMOS 트랜지스터가 턴온되는 경우 양전압을 출력하는 것을 특징으로 하는 차지 펌프 회로.
제7항에 있어서, 상기 차지펌프회로는 상기 제2 입력신호에 따라 각 전하 전달 소자의 제2 PMOS 트랜지스터가 턴온되는 경우 음전압을 출력하고, 상기 제3 입력신호에 따라 각 전하 전달 소자의 제1 NMOS 트랜지스터가 턴온되는 경우 양전압을 출력하는 것을 특징으로 하는 차지 펌프 회로.
제8항에 있어서, 상기 차지펌프회로는 상기 제2 입력신호에 따라 각 전하 전달 소자의 제2 NMOS 트랜지스터가 턴온되는 경우 양전압을 출력하고, 상기 제3 입력신호에 따라 각 전하 전달 소자의 제1 PMOS 트랜지스터가 턴온되는 경우 음전압을 출력하는 것을 특징으로 하는 차지 펌프 회로.
제9항에 있어서, 상기 차지펌프회로는 상기 제2 입력신호에 따라 각 전하 전달 소자의 제1 PMOS 트랜지스터가 턴온되는 경우 음전압을 출력하고, 상기 제3 입력신호에 따라 각 전하 전달 소자의 제2 NMOS 트랜지스터가 턴온되는 경우 양전압을 출력하는 것을 특징으로 하는 차지 펌프 회로.
제1 입력신호가 제1 단자로 인가되는 제1 스위칭 소자와,

상기 제1 스위칭 소자의 게이트와 상기 제1 단자 사이에 접속되며 제2 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 상기 제1 단자를 접속시키는 제2 스위칭 소자와,

상기 제1 스위칭 소자의 게이트와 제2 단자 사이에 접속되며 제3 입력신호에 따라 상기 제1 스위칭 소자의 게이트와 제2 단자를 접속시키는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 전하 전달 소자.
제16항에 있어서, 상기 전하 전달 소자는 상기 제2 입력신호 및 제3 입력신호에 따라 제1 입력신호를 정방향 또는 역방향으로 전달하는 것을 특징으로 하는 전하 전달 소자.
제16항에 있어서, 상기 전하 전달 소자는 상기 제2 입력신호 및 제3 입력신호에 따라 정방향 PN 다이오드 또는 역방향 PN 다이오드로서 동작하는 것을 특징으로 하는 전하 전달 소자.
제16항에 있어서, 상기 제1 스위칭 소자는 NMOS 트랜지스터인것을 특징으로 하는 전하 전달 소자.
제19항에 있어서, 상기 전하 전달 소자는 상기 제2 스위칭 소자의 턴온시 정방향 PN 다이오드로서 동작하고, 상기 제3 스위칭 소자의 턴온시 역방향 PN 다이오드로서 동작하는 것을 특징으로 하는 전하 전달 소자.
제16항에 있어서, 상기 제1 스위칭 소자는 PMOS 트랜지스터인것을 특징으로 하는 전하 전달 소자.
제21항에 있어서, 상기 전하 전달 소자는 상기 제2 스위칭 소자의 턴온시 역방향 PN 다이오드로서 동작하고, 상기 제3 스위칭 소자의 턴온시 정방향 PN 다이오드로서 동작하는 것을 특징으로 하는 전하 전달 소자.