JP2000100187A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Abstract
(57)【要約】
【課題】昇圧効率を大幅に改善したチャージポンプ回路
を提供することにある。 【解決手段】チャージポンプ動作を行う各ＭＯＳＦＥＴ
（ＭＮ１〜ＭＮ４）に夫々異なる基板電位を供給するこ
とにより、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）毎にバッ
クゲートバイアス電圧を最小化している。各ＭＯＳＦＥ
Ｔは、半導体基板(Psub)の表面に設けられたＮ型ウエル
領域（ＮＷ１）内の４個のＰ型ウエル領域（ＰＷ１〜Ｐ
Ｗ４）内に１個ずつ配置され、これらの４個のＮ型ウエ
ル領域（ＰＷ１〜ＰＷ４）は互いに電気的に分離されて
おり、Ｎ型ウエル領域（ＰＷ１〜ＰＷ４）に４個の基板
電位（ＶＲ１〜ＶＲ４）が夫々供給される。
を提供することにある。 【解決手段】チャージポンプ動作を行う各ＭＯＳＦＥＴ
（ＭＮ１〜ＭＮ４）に夫々異なる基板電位を供給するこ
とにより、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）毎にバッ
クゲートバイアス電圧を最小化している。各ＭＯＳＦＥ
Ｔは、半導体基板(Psub)の表面に設けられたＮ型ウエル
領域（ＮＷ１）内の４個のＰ型ウエル領域（ＰＷ１〜Ｐ
Ｗ４）内に１個ずつ配置され、これらの４個のＮ型ウエ
ル領域（ＰＷ１〜ＰＷ４）は互いに電気的に分離されて
おり、Ｎ型ウエル領域（ＰＷ１〜ＰＷ４）に４個の基板
電位（ＶＲ１〜ＶＲ４）が夫々供給される。
Description
【０００１】
【発明の属する技術分野】 本発明は、チャージポンプ
回路（Charge PumpCircuit）に関し、さらに詳しく言え
ば、昇圧効率を大幅に向上させたチャージポンプ回路に
関する。
回路（Charge PumpCircuit）に関し、さらに詳しく言え
ば、昇圧効率を大幅に向上させたチャージポンプ回路に
関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置、例えば、デー
タを電気的に消去可能であるＥＥＰＲＯＭ（Electrical
ly Erasable Programmable Me mory）においては、デー
タを書き込む際に１２Ｖ程度の高電圧を必要とする。ま
た、液晶表示装置やＬＥＤ表示装置などの各種表示デバ
イスを駆動するための駆動用ＩＣにおいても、正または
負の高電圧の電源を必要とする。そこで、一般にＥＥＰ
ＲＯＭや駆動用ＩＣの内部にチャージポンプ回路を内蔵
化し、３Ｖ〜５Ｖ程度の電源を昇圧して高電圧を得てい
る。
タを電気的に消去可能であるＥＥＰＲＯＭ（Electrical
ly Erasable Programmable Me mory）においては、デー
タを書き込む際に１２Ｖ程度の高電圧を必要とする。ま
た、液晶表示装置やＬＥＤ表示装置などの各種表示デバ
イスを駆動するための駆動用ＩＣにおいても、正または
負の高電圧の電源を必要とする。そこで、一般にＥＥＰ
ＲＯＭや駆動用ＩＣの内部にチャージポンプ回路を内蔵
化し、３Ｖ〜５Ｖ程度の電源を昇圧して高電圧を得てい
る。
【０００３】従来のチャージポンプ回路は、例えば特開
平２−２７６４６７号公報、特開平８−１０３０７０号
公報に開示されている。図８は、第１の従来のチャージ
ポンプ回路を示す回路図である。このチャージポンプ回
路の構成は、ゲートとドレインを相互に接続したＮチャ
ネル型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、
各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレイン
の接続点であるノード（Ｎ１〜Ｎ４）に容量素子（Ｃ１
〜Ｃ４）の一端を接続し、各容量素子（Ｃ１〜Ｃ４）の
他端には互いに逆相のクロックＣＫ１およびＣＫ２を交
互に接続している。すなわち、各ＭＯＳＦＥＴと各容量
素子からなる単位ブロックが直列接続された構成となっ
ている。さらに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）
のゲートとドレインは、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ０）を介して電源電圧Ｖｄｄに接続し、Ｎチャネル型
ＭＯＳＦＥＴ（ＭＮ４）のソースを出力ＨＶとしてい
る。次に、このチャージポンプ回路の動作を説明する。
クロックＣＫ１がロウレベルのとき、初期状態として、
ノードＮ１の電位は、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ
０）に流れる電流Ｉ１によって（Ｖｄｄ−Ｖｔ０−ΔＶ
ｔ０）に充電される。ここで、ＶｔｈはＮチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ０）のしきい値電圧（Threshold Volt
age）であり、ΔＶｔ０はバックゲートバイアス効果に
よるしきい値電圧の変動分である。そして、クロックＣ
Ｋ１がハイレベルになると、ノードＮ１の電位は、容量
結合の効果により次式で表わされる電圧Ｖupだけ上昇す
る。 Ｖup＝Ｖｄｄ×（Ｃ１／Ｃ１＋ＣＮ１） ……（１） ここで、ＣＮ１はノードＮ１の寄生容量である。従っ
て、昇圧後のノードＮ１の電位ＶＮ１は、次式で表わさ
れる。 ＶＮ１＝（Ｖｄｄ−Ｖｔ０−ΔＶｔ０）＋Ｖup …… （２） クロックＣＫ２はローレベルなので、ノードＮ２の電位
は押し下げられる。ここで、次の条件式が満足される
と、ノードＮ１からノードＮ２に電荷が移動し、電流Ｉ
２が流れる。
平２−２７６４６７号公報、特開平８−１０３０７０号
公報に開示されている。図８は、第１の従来のチャージ
ポンプ回路を示す回路図である。このチャージポンプ回
路の構成は、ゲートとドレインを相互に接続したＮチャ
ネル型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、
各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレイン
の接続点であるノード（Ｎ１〜Ｎ４）に容量素子（Ｃ１
〜Ｃ４）の一端を接続し、各容量素子（Ｃ１〜Ｃ４）の
他端には互いに逆相のクロックＣＫ１およびＣＫ２を交
互に接続している。すなわち、各ＭＯＳＦＥＴと各容量
素子からなる単位ブロックが直列接続された構成となっ
ている。さらに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）
のゲートとドレインは、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ０）を介して電源電圧Ｖｄｄに接続し、Ｎチャネル型
ＭＯＳＦＥＴ（ＭＮ４）のソースを出力ＨＶとしてい
る。次に、このチャージポンプ回路の動作を説明する。
クロックＣＫ１がロウレベルのとき、初期状態として、
ノードＮ１の電位は、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ
０）に流れる電流Ｉ１によって（Ｖｄｄ−Ｖｔ０−ΔＶ
ｔ０）に充電される。ここで、ＶｔｈはＮチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ０）のしきい値電圧（Threshold Volt
age）であり、ΔＶｔ０はバックゲートバイアス効果に
よるしきい値電圧の変動分である。そして、クロックＣ
Ｋ１がハイレベルになると、ノードＮ１の電位は、容量
結合の効果により次式で表わされる電圧Ｖupだけ上昇す
る。 Ｖup＝Ｖｄｄ×（Ｃ１／Ｃ１＋ＣＮ１） ……（１） ここで、ＣＮ１はノードＮ１の寄生容量である。従っ
て、昇圧後のノードＮ１の電位ＶＮ１は、次式で表わさ
れる。 ＶＮ１＝（Ｖｄｄ−Ｖｔ０−ΔＶｔ０）＋Ｖup …… （２） クロックＣＫ２はローレベルなので、ノードＮ２の電位
は押し下げられる。ここで、次の条件式が満足される
と、ノードＮ１からノードＮ２に電荷が移動し、電流Ｉ
２が流れる。
【０００４】 ＶＮ２−ＶＮ１＞Ｖｔ１＋ΔＶｔ１ …… （３） そして、この電流Ｉ２により、ノードＮ２の電位は、次
式で表わされる電位に上昇する。 ＶＮ２＝ＶＮ１−Ｖｔ１−ΔＶｔ１ …… （４） この後、クロックＣＫ２がハイレベルに変化すると、上
記と同様の動作原理により、ノードＮ２の電位が容量結
合により高電圧に上昇し、ノードＮ２からノードＮ３に
電荷が移動する結果、ノードＮ３の電位が上昇する。こ
のようにして、初段のＭＯＳＦＥＴ（ＭＮ１）から最終
段のＭＯＳＦＥＴ（ＭＮ４）に向かって順次、電荷が移
動し、後段のブロックのノードに行くほど高電圧となる
ように昇圧が行われる。そして、最終段のＭＯＳＦＥＴ
（ＭＮ４）のソ−ス、すなわち出力ＨＶに高電圧を得
る。しかしながら、ノード（Ｎ１〜Ｎ４）の電位が高く
なると、バックゲートバイアス電圧Ｖｂｓ（ソース−基
板間電圧）により、しきい値電圧の変動ΔＶｔが大きく
なり、ある特定のノード間において、上記（３）に相当
する条件式が満たされず、もはやＭＯＳＦＥＴを介して
電流が流れなくなる。この状態が昇圧の限界となる。す
なわち、ブロックの段数が十分である場合には、昇圧の
限界はしきい値電圧の変動ΔＶｔによって起こる。この
ようなバックゲートバイアス効果に起因する昇圧効率を
改善するために、図９に示す第２のチャージポンプ回路
が提案された。このチャージポンプ回路の構成は、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＭＮ０〜ＭＮ２）の基板電位は
接地電位（０Ｖ）とし、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ３〜ＭＮ４）の基板電位は電源電位Ｖｄｄとしてい
る。他の構成部分は、第１のチャージポンプ回路と同じ
である。第２のチャージポンプ回路によれば、基板電位
を高めることによってＭＯＳＦＥＴ（ＭＮ３〜ＭＮ４）
に印加される実質的なバックゲートバイアス電圧が小さ
くなり、昇圧効率を改善することができる。
式で表わされる電位に上昇する。 ＶＮ２＝ＶＮ１−Ｖｔ１−ΔＶｔ１ …… （４） この後、クロックＣＫ２がハイレベルに変化すると、上
記と同様の動作原理により、ノードＮ２の電位が容量結
合により高電圧に上昇し、ノードＮ２からノードＮ３に
電荷が移動する結果、ノードＮ３の電位が上昇する。こ
のようにして、初段のＭＯＳＦＥＴ（ＭＮ１）から最終
段のＭＯＳＦＥＴ（ＭＮ４）に向かって順次、電荷が移
動し、後段のブロックのノードに行くほど高電圧となる
ように昇圧が行われる。そして、最終段のＭＯＳＦＥＴ
（ＭＮ４）のソ−ス、すなわち出力ＨＶに高電圧を得
る。しかしながら、ノード（Ｎ１〜Ｎ４）の電位が高く
なると、バックゲートバイアス電圧Ｖｂｓ（ソース−基
板間電圧）により、しきい値電圧の変動ΔＶｔが大きく
なり、ある特定のノード間において、上記（３）に相当
する条件式が満たされず、もはやＭＯＳＦＥＴを介して
電流が流れなくなる。この状態が昇圧の限界となる。す
なわち、ブロックの段数が十分である場合には、昇圧の
限界はしきい値電圧の変動ΔＶｔによって起こる。この
ようなバックゲートバイアス効果に起因する昇圧効率を
改善するために、図９に示す第２のチャージポンプ回路
が提案された。このチャージポンプ回路の構成は、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＭＮ０〜ＭＮ２）の基板電位は
接地電位（０Ｖ）とし、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ３〜ＭＮ４）の基板電位は電源電位Ｖｄｄとしてい
る。他の構成部分は、第１のチャージポンプ回路と同じ
である。第２のチャージポンプ回路によれば、基板電位
を高めることによってＭＯＳＦＥＴ（ＭＮ３〜ＭＮ４）
に印加される実質的なバックゲートバイアス電圧が小さ
くなり、昇圧効率を改善することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記第
２のチャージポンプ回路によれば、ＭＯＳＦＥＴ（ＭＮ
３〜ＭＮ４） の基板電位はいずれも電源電位Ｖｄｄで
あり、しかもこの電位は通常５Ｖ程度である。したがっ
て、出力ＨＶとして、例えば１２Ｖの電圧を得ようと場
合に、ＭＯＳＦＥＴ（ＭＮ４）のバックゲートバイアス
電圧Ｖｂｓは、（１２−５）＝７Ｖとなる。このバック
ゲートバイアス電圧Ｖｂｓ（７Ｖ）は第１のチャージポ
ンプ回路に比して低く抑えられている。しかし、このバ
ックゲートバイアス電圧Ｖｂｓ（７Ｖ）によるしきい値
電圧の変動ΔＶｔは１Ｖ程度になり、十分な昇圧効率を
達成することが困難であった。また、チャージポンプ回
路を表示デバイス駆動用ＩＣの電源に用いる場合には、
高電圧とともに数ｍＡ〜数十ｍＡという、大きな出力電
流が必要となる。しかし、バックゲートバイアス効果に
起因するしきい値電圧の変動のために、ＭＯＳＦＥＴの
オン抵抗が高くなり、このため出力電流が制限されてい
た。さらに、バックゲートバイアス電圧Ｖｂｓが７Ｖと
いうことは、ＭＯＳＦＥＴのソース・ドレインと基板と
の間で形成されるＰＮ接合に７Ｖの電圧が印加されるこ
ととなり、５Ｖ系で使用するＭＯＳＦＥＴとは異なる構
造をした高耐圧ＭＯＳＦＥＴを使用する必要がある。こ
の高耐圧ＭＯＳＦＥＴは、５Ｖ系で使用するＭＯＳＦＥ
Ｔに比してゲート酸化膜の膜厚が大であったり、ソース
ドレインの接合深さが大である構造をしているため、高
集積化が困難であり、製造コストも高い。さらにまた、
チャージポンプ回路では容量（Ｃ１〜Ｃ４）にクロック
を印加し、その容量結合によって昇圧を行っているため
に、出力ＨＶにはクロックの電圧振幅に伴う電圧変動が
生じ、出力ＨＶを電源として用いる場合には、電源電位
が安定しないという不都合があった。
２のチャージポンプ回路によれば、ＭＯＳＦＥＴ（ＭＮ
３〜ＭＮ４） の基板電位はいずれも電源電位Ｖｄｄで
あり、しかもこの電位は通常５Ｖ程度である。したがっ
て、出力ＨＶとして、例えば１２Ｖの電圧を得ようと場
合に、ＭＯＳＦＥＴ（ＭＮ４）のバックゲートバイアス
電圧Ｖｂｓは、（１２−５）＝７Ｖとなる。このバック
ゲートバイアス電圧Ｖｂｓ（７Ｖ）は第１のチャージポ
ンプ回路に比して低く抑えられている。しかし、このバ
ックゲートバイアス電圧Ｖｂｓ（７Ｖ）によるしきい値
電圧の変動ΔＶｔは１Ｖ程度になり、十分な昇圧効率を
達成することが困難であった。また、チャージポンプ回
路を表示デバイス駆動用ＩＣの電源に用いる場合には、
高電圧とともに数ｍＡ〜数十ｍＡという、大きな出力電
流が必要となる。しかし、バックゲートバイアス効果に
起因するしきい値電圧の変動のために、ＭＯＳＦＥＴの
オン抵抗が高くなり、このため出力電流が制限されてい
た。さらに、バックゲートバイアス電圧Ｖｂｓが７Ｖと
いうことは、ＭＯＳＦＥＴのソース・ドレインと基板と
の間で形成されるＰＮ接合に７Ｖの電圧が印加されるこ
ととなり、５Ｖ系で使用するＭＯＳＦＥＴとは異なる構
造をした高耐圧ＭＯＳＦＥＴを使用する必要がある。こ
の高耐圧ＭＯＳＦＥＴは、５Ｖ系で使用するＭＯＳＦＥ
Ｔに比してゲート酸化膜の膜厚が大であったり、ソース
ドレインの接合深さが大である構造をしているため、高
集積化が困難であり、製造コストも高い。さらにまた、
チャージポンプ回路では容量（Ｃ１〜Ｃ４）にクロック
を印加し、その容量結合によって昇圧を行っているため
に、出力ＨＶにはクロックの電圧振幅に伴う電圧変動が
生じ、出力ＨＶを電源として用いる場合には、電源電位
が安定しないという不都合があった。
【０００６】
【課題を解決するための手段】本発明の目的は、昇圧効
率を大幅に改善したチャージポンプ回路を提供すること
にある。また、本発明の他の目的は、高電圧の出力とと
もに高電流の出力を得ることができるチャージポンプ回
路を提供することにある。さらに、本発明の他の目的
は、安定化した高電圧の電源回路を実現することができ
るチャージポンプ回路を提供することにある。さらにま
た、本発明の目的は、このようなチャージポンプ回路を
半導体基板上に形成することを可能にすることである。
率を大幅に改善したチャージポンプ回路を提供すること
にある。また、本発明の他の目的は、高電圧の出力とと
もに高電流の出力を得ることができるチャージポンプ回
路を提供することにある。さらに、本発明の他の目的
は、安定化した高電圧の電源回路を実現することができ
るチャージポンプ回路を提供することにある。さらにま
た、本発明の目的は、このようなチャージポンプ回路を
半導体基板上に形成することを可能にすることである。
【０００７】本発明のチャージポンプ回路は、チャージ
ポンプ動作を行う各ＭＯＳＦＥＴに夫々異なる基板電位
を供給することにより、各ＭＯＳＦＥＴ毎にバックゲー
トバイアス電圧を最小化している。半導体基板上に形成
するために、各ＭＯＳＦＥＴは、半導体基板の表面に設
けられた第１導電型のウエル領域内のｍ個の第２導電型
のウエル領域内に１個ずつ配置され、これらのｍ個の第
２導電型のウエル領域は互いに電気的に分離されてお
り、この第２導電型の各ウエル領域に互いに異なるｍ個
の基板電位が供給される。これにより、各ＭＯＳＦＥＴ
毎に基板電位を独立に設定することができ、かつ不要な
電気的な干渉を防ぐことができるのである。また、本発
明のチャージポンプ回路は、各ＭＯＳＦＥＴのチャージ
ポンプ動作により得られた昇圧電位をオペアンプを通し
て出力する。そして、各ＭＯＳＦＥＴに互いに異なるｍ
個の電位を供給するために、このオペアンプの出力を抵
抗分割して降圧された複数の電位を発生させ、その電位
を対応する各ＭＯＳＦＥＴの基板電位として供給する。
ポンプ動作を行う各ＭＯＳＦＥＴに夫々異なる基板電位
を供給することにより、各ＭＯＳＦＥＴ毎にバックゲー
トバイアス電圧を最小化している。半導体基板上に形成
するために、各ＭＯＳＦＥＴは、半導体基板の表面に設
けられた第１導電型のウエル領域内のｍ個の第２導電型
のウエル領域内に１個ずつ配置され、これらのｍ個の第
２導電型のウエル領域は互いに電気的に分離されてお
り、この第２導電型の各ウエル領域に互いに異なるｍ個
の基板電位が供給される。これにより、各ＭＯＳＦＥＴ
毎に基板電位を独立に設定することができ、かつ不要な
電気的な干渉を防ぐことができるのである。また、本発
明のチャージポンプ回路は、各ＭＯＳＦＥＴのチャージ
ポンプ動作により得られた昇圧電位をオペアンプを通し
て出力する。そして、各ＭＯＳＦＥＴに互いに異なるｍ
個の電位を供給するために、このオペアンプの出力を抵
抗分割して降圧された複数の電位を発生させ、その電位
を対応する各ＭＯＳＦＥＴの基板電位として供給する。
【０００８】
【発明の実施の形態】次に、本発明の各実施形態を図面
に基づいて説明する。
に基づいて説明する。
【０００９】図１は、第１の実施形態に係るチャージポ
ンプ回路を示す回路図である。このチャージポンプ回路
は、ゲートとドレインを相互に接続したＮチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、各ＭＯＳ
ＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレインの接続点
であるノード（Ｎ１〜Ｎ４）に容量素子（Ｃ１〜Ｃ４）
の一端を接続し、各容量素子（Ｃ１〜Ｃ４）の他端には
互いに逆相のクロックＣＫ１およびＣＫ２を交互に接続
している。すなわち、各ＭＯＳＦＥＴと各容量素子から
なる単位ブロックが直列接続された構成となっている。
さらに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）のゲート
とドレインは、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ０）を
介して電源電圧Ｖｄｄに接続し、Ｎチャネル型ＭＯＳＦ
ＥＴ（ＭＮ４）のソースを出力ＨＶとしている。
ンプ回路を示す回路図である。このチャージポンプ回路
は、ゲートとドレインを相互に接続したＮチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、各ＭＯＳ
ＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレインの接続点
であるノード（Ｎ１〜Ｎ４）に容量素子（Ｃ１〜Ｃ４）
の一端を接続し、各容量素子（Ｃ１〜Ｃ４）の他端には
互いに逆相のクロックＣＫ１およびＣＫ２を交互に接続
している。すなわち、各ＭＯＳＦＥＴと各容量素子から
なる単位ブロックが直列接続された構成となっている。
さらに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）のゲート
とドレインは、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ０）を
介して電源電圧Ｖｄｄに接続し、Ｎチャネル型ＭＯＳＦ
ＥＴ（ＭＮ４）のソースを出力ＨＶとしている。
【００１０】そして、この出力ＨＶは、オぺアンプＯＰ
の電源に供給されている。出力ＨＶには、電圧の変動を
ある程度まで緩和するために容量Ｃ５（５０ｐＦ程度）
を付加してもよい。オペアンプＯＰの一方の入力、即
ち、非反転入力端子（＋）には、基準電位Ｖｒｅｆが供
給されている。オペアンプＯＰの出力Ｖopと接地電位の
間には抵抗Ｒ１が接続されており、この抵抗Ｒ１上の各
点から抵抗分割によって降圧された４つの電位ＶＲ１〜
ＶＲ４が取り出される。Ｖopは、正の高電圧であるか
ら、Ｖｏｐ≧ＶＲ４＞ＶＲ３＞ＶＲ２＞ＶＲ１＞０Ｖで
あることは明らかである。このうち、ＶＲ２をオペアン
プＯＰの他方の入力、即ち、反転入力（−）に供給して
いる。出力Ｖopとして１２Ｖを得ようとする場合には、
ＶＲ２＝基準電位Ｖｒｅｆ、かつＶop＝１２Ｖとなるよ
うに抵抗の分割比（ｒ１＋ｒ２）／ｒ１を決めれば良
い。ここで、（ｒ１＋ｒ２）／ｒ１＝Ｖop／Ｖｒｅｆが
成り立つから、Ｖｒｅｆ＝４Ｖである場合には、この分
割比を（１２／４）＝３とすればよい。さらに、上記の
電位ＶＲ１〜ＶＲ４は、対応する各ＭＯＳＦＥＴ（ＭＮ
１〜ＭＮ４）の基板電位として供給される。すなわち、
ＭＯＳＦＥＴ（ＭＮ４）の基板電位に最も電位の高いＶ
Ｒ４が供給され、ＭＯＳＦＥＴ（ＭＮ３）の基板電位に
は次に電位の高いＶＲ３が供給される。以下は、同様で
ある。後段のＭＯＳＦＥＴのノードほど昇圧電位が高く
なるため、基板電位も徐々に高くすることにより、個別
にバックゲートバイアス電圧を最小化することを可能な
らしめたのである。なお、オペアンプには出力Ｖopをさ
らに安定にするために容量Ｃ６（１００ｐＦ程度）を付
加しても良い。オペアンプＯＰの構成例を図２に示す。
これは、よく知られたＣＭＯＳ型のオペアンプである。
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１０〜ＭＰ１１）とＮ
チャネル型ＭＯＳＦＥＴ（ＭＮ１０〜ＭＮ１２）とから
成るカレントミラー型の差動増幅器と、Ｐチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ１２）とＮチャネル型ＭＯＳＦＥＴ
（ＭＮ１３）とから成るインバータを接続した構成であ
る。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１０）のゲート
（反転入力端子）にはＶＲ３が供給され、Ｐチャネル型
ＭＯＳＦＥＴ（ＭＮ１１）のゲート（非反転入力端子）
には基準電位Ｖｒｅｆが供給されている。ＭＯＳＦＥＴ
（ＭＮ１２〜ＭＮ１３）のゲートには、一定のバイアス
電圧Ｖbiasが供給されている。次にこの実施形態のチャ
ージポンプ回路の動作を説明する。このチャージポンプ
回路の動作は、電源Ｖｄｄからの電荷の供給を受けて、
初段のＭＯＳＦＥＴ（ＭＮ１）から最終段のＭＯＳＦＥ
Ｔ（ＭＮ４）に向かって順次、電荷が移動する。そし
て、後段のブロックのノードに行くほど高電圧となるよ
うに昇圧が行われる点については、図８及び図９に示し
た従来の回路と同様である。このチャージポンプ回路で
は、出力ＨＶをそのまま使うのではなく、オペアンプＯ
Ｐを通している。このため、出力ＨＶが変動しても基準
電位Ｖｒｅｆの設定に応じて、きわめて安定した高電圧
Ｖopを得ることができる。 さらに、オペアンプＯＰの
出力を抵抗分割した、電位ＶＲ１〜ＶＲ４を、対応する
各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）の基板電位として供
給しているので、各ＭＯＳＦＥＴに印加されるバックゲ
ートバイアス電圧を最小ならしめることができる。これ
により、各ＭＯＳＦＥＴのオン抵抗が下がるので、高い
出力電流Ｉout（１０ｍＡ）を得ることができる。一例
として、最終段のＭＯＳＦＥＴ（ＭＮ４）には、ＶＲ４
が供給されるが、ＭＯＳＦＥＴ（ＭＮ４）のソース（出
力ＨＶ）が１２Ｖであるとする。この場合、電位ＶＲ４
を例えば１１Ｖとすることにより、バックゲートバイア
ス電圧Ｖｂｓを１Ｖと小さくできる。また、しきい値電
圧の変動ΔＶｔを０．１Ｖ以下と非常に小さくすること
ができる。このように、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ
４）の基板電位を、そのソースの電位と同程度の電位と
なるように、電位ＶＲ１〜ＶＲ４を供給することによ
り、各ＭＯＳＦＥＴのしきい値電圧の変動ΔＶｔを非常
に小さくできる。実際には、各ＭＯＳＦＥＴのソース・
ドレイン電位はチャージポンプの動作によって脈動して
いるのであり、その電位の変動を考慮して、ソース基板
間の接合が順方向バイアスされ、過大な電流を生じない
範囲の電位、すなわちソースの電位よりも若干低い電位
を加えることが望ましい。なお、この実施形態では、４
段のブロック（ＭＯＳＦＥＴ（ＭＮ１〜ＭＰ４）、容量
Ｃ１〜Ｃ４）を用いたが、このブロック段数は、所望の
昇圧電位を得るために適宜、増減してもよい。図３は、
第１の実施形態に係るチャージポンプ回路をＰ型半導体
基板（Ｐsub）上に形成した場合の構造を示す断面図で
ある。この断面図には、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ０〜ＭＮ４）と、オペアンプＯＰの一部であるインバ
ータを構成するＰチャネル型ＭＯＳＦＥＴ（ＭＰ１２）
とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１３）が示されてい
る。Ｐ型半導体基板（Ｐsub）は、接地電位に接続され
ている。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ０）は、この
Ｐ型半導体基板（Ｐsub）の表面に形成されている。Ｎ
チャネル型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）は、基板表
面に形成された第１のＮ型ウエル領域（ＮＷ１）内に設
けた、第１のＰ型ウエル領域〜第４のＰ型ウエル領域
（ＰＷ１〜ＰＷ４）の中に形成されている。第１のＰ型
ウエル領域〜第４のＰ型ウエル領域（ＰＷ１〜ＰＷ４）
は互いに電気的に分離されており、それぞれ異なる基板
電位を供給することを可能にしている。第１のＰ型ウエ
ル領域〜第４のＰ型ウエル領域（ＰＷ１〜ＰＷ４）に
は、それぞれ電位ＶＲ１〜ＶＲ４が供給されている。第
１のＮ型ウエル領域（ＮＷ１）には、出力ＨＶが供給さ
れている。出力ＨＶの代わりに、オペアンプＯＰの出力
Ｖopを供給してもよい。これにより、第１のＮ型ウエル
領域（ＮＷ１）と第１のＰ型ウエル領域〜第４のＰ型ウ
エル領域（ＰＷ１〜ＰＷ４）とで作られるＰＮ接合が順
方向にバイアスされるのを防止する。一方、オペアンプ
ＯＰにおいて、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１２）
は、第２のウエル領域（ＮＷ２）の中に形成されてい
る。この第２のウエル領域（ＮＷ２）には、出力ＨＶが
供給されている。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１
３）は、Ｐ型半導体基板（Ｐsub）の表面に形成されて
いる。図４は、図３における破線で囲まれた部分の拡大
図である。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）は、Ｎ
型拡散層から成るソース拡散層１１、ドレイン拡散層１
２、ゲート絶縁膜（不図示）上に設けれらたゲート電極
ＧＡとで構成されている。第１のＰ型ウエル領域（ＰＷ
１）に供給される電位ＶＲ１は、Ｐ型拡散層１３にアル
ミニウムなどの金属配線によって接続されている。ま
た、第１のＮ型ウエル領域（ＮＷ１）に供給される出力
ＨＶは、Ｎ型拡散層１４にアルミニウムなどの金属配線
によって接続されている。これらの拡散層（１１〜１
４）は、それぞれＬＯＣＯＳ（Local Oxidation Of Sil
icon）膜（２１〜２４）によって分離されている。さら
に、ソース拡散層１１には、次段のＭＯＳＦＥＴ（ＭＮ
２）に接続するために、アルミニウムなどの金属配線３
１が接続されている。なお、この断面図において、容量
素子Ｃ１は図示されていないが、容量素子として、下層
ポリシリコンと上層ポリシリコンの間にシリコン酸化膜
のような誘電体膜を介在させた構造をこの半導体基板表
面に形成することができる。図５は、第２の実施形態に
係るチャージポンプ回路を示す回路図である。このチャ
ージポンプ回路は、接地電位（０Ｖ）よりも低い電圧、
すなわち負電圧を発生するチャージポンプ回路である。
このチャージポンプ回路の構成は、第１の実施形態のチ
ャージポンプ回路において、極性を逆転したものであ
る。すなわち、ＮチャネルＭＯＳＦＥＴの代わりに、Ｐ
チャネル型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ３）を用いてい
る。これらのＭＯＳＦＥＴ（ＭＰ１〜ＭＰ３）のゲート
とドレインは接続されているが、電流の流れる方向を考
慮して直列接続する向きは逆になっている。また、Ｐチ
ャネル型ＭＯＳＦＥＴ（ＭＰ０）のソースは接地電位
（０Ｖ）に接続されている。さらに、オペアンプＯＰに
供給される基準電位Ｖｒｅｆは負電位としている。各Ｍ
ＯＳＦＥＴ（ＭＰ１〜ＭＰ３）の基板電位には、オペア
ンプＯＰの出力Ｖopを抵抗分割した電位ＶＲ１〜ＶＲ３
が供給されている。ここで、ＶＲ３＜ＶＲ２＜ＶＲ１≦
０Ｖ である。このチャージポンプ回路の動作によれ
ば、後段のＭＯＳＦＥＴのノードほど昇圧電位が低くな
る（負電位）ため、基板電位も徐々に低くすることによ
り、個別にバックゲートバイアス電圧を最小化すること
を可能にしている。このチャージポンプ回路によれば、
負荷抵抗Ｒ２を流れる高い出力電流Ｉout（−６ｍＡ）
を得ることができる。オペアンプＯＰの回路構成は、図
２に示した回路を用いることができる。なお、オペアン
プＯＰの出力をさらに安定化するために容量Ｃ６（１０
０ｐＦ程度）を付加してもよい。また、この実施形態で
は、３段のブロック（ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ
３）、容量Ｃ１〜Ｃ３から成る）を用いたが、このブロ
ック段数は、所望の昇圧電位を得るために適宜、増減し
てもよい。図６は、第２の実施形態に係るチャージポン
プ回路をＮ型半導体基板（Nsub）上に形成した場合の構
造を示す断面図である。この断面図には、Ｐチャネル型
ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ３）と、オペアンプＯＰの
一部であるインバータを構成するＰチャネル型ＭＯＳＦ
ＥＴ（ＭＰ１２）とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１
３）が示されている。Ｎ型半導体基板（Ｎsub）は、接
地電位（０Ｖ）に接続されている。Ｐチャネル型ＭＯＳ
ＦＥＴ（ＭＰ０〜ＭＰ３）は、基板表面に形成された第
１のＰ型ウエル領域（ＰＷ１）内に設けた、第０のＮ型
ウエル領域〜第３のＮ型ウエル領域（ＮＷ０〜ＮＷ３）
の中に形成されている。第０のＮ型ウエル領域〜第３の
Ｎ型ウエル領域は互いに電気的に分離されており、それ
ぞれ異なる基板電位を供給することを可能にしている。
第０のＮ型ウエル領域〜第３のＰ型ウエル領域（ＮＷ０
〜ＮＷ３）には、それぞれ電位０Ｖ、ＶＲ１〜ＶＲ３が
供給されている。第１のＰ型ウエル領域（ＰＷ１）に
は、出力ＨＶ（負電位）が供給されている。出力ＨＶの
代わりに、オペアンプＯＰの出力Ｖopを供給してもよ
い。これは、第１のＰ型ウエル領域（ＰＷ１）と第０の
Ｎ型ウエル領域〜第３のＮ型ウエル領域（ＮＷ０〜ＮＷ
３）とで作られるＰＮ接合が順方向にバイアスされるの
を防止する。一方、オペアンプＯＰにおいて、Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ１２）は、Ｎ型半導体基板（Ｎ
sub）の表面に形成されている。Ｎチャネル型ＭＯＳＦ
ＥＴ（ＭＮ１３）は、第２のＰ型ウエル領域（ＰＷ２）
の中に形成されている。この第２のＰ型ウエル領域（Ｐ
Ｗ２）には、出力ＨＶが供給されている。図７は、図６
における破線で囲まれた部分の拡大図である。Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ１）は、Ｐ型拡散層から成るソ
ース拡散層５１、ドレイン拡散層５２、ゲート絶縁膜
（不図示）上に設けれらたゲート電極ＧＡとで構成され
ている。第１のＮ型ウエル領域（ＮＷ１）に供給される
電位ＶＲ１は、Ｎ型拡散層５３にアルミニウムなどの金
属配線によって接続されている。これらの拡散層（５１
〜５３）は、それぞれＬＯＣＯＳ（Local Oxidation Of
Silicon）膜（６１〜６３）によって分離されている。
さらに、ソース拡散層５１には、次段のＭＯＳＦＥＴ
（ＭＰ２）に接続するために、アルミニウムなどの金属
配線７１が接続されている。ドレイン拡散層５２には、
接地電位に接続するために、アルミニウムなどの金属配
線７２が接続されている。
の電源に供給されている。出力ＨＶには、電圧の変動を
ある程度まで緩和するために容量Ｃ５（５０ｐＦ程度）
を付加してもよい。オペアンプＯＰの一方の入力、即
ち、非反転入力端子（＋）には、基準電位Ｖｒｅｆが供
給されている。オペアンプＯＰの出力Ｖopと接地電位の
間には抵抗Ｒ１が接続されており、この抵抗Ｒ１上の各
点から抵抗分割によって降圧された４つの電位ＶＲ１〜
ＶＲ４が取り出される。Ｖopは、正の高電圧であるか
ら、Ｖｏｐ≧ＶＲ４＞ＶＲ３＞ＶＲ２＞ＶＲ１＞０Ｖで
あることは明らかである。このうち、ＶＲ２をオペアン
プＯＰの他方の入力、即ち、反転入力（−）に供給して
いる。出力Ｖopとして１２Ｖを得ようとする場合には、
ＶＲ２＝基準電位Ｖｒｅｆ、かつＶop＝１２Ｖとなるよ
うに抵抗の分割比（ｒ１＋ｒ２）／ｒ１を決めれば良
い。ここで、（ｒ１＋ｒ２）／ｒ１＝Ｖop／Ｖｒｅｆが
成り立つから、Ｖｒｅｆ＝４Ｖである場合には、この分
割比を（１２／４）＝３とすればよい。さらに、上記の
電位ＶＲ１〜ＶＲ４は、対応する各ＭＯＳＦＥＴ（ＭＮ
１〜ＭＮ４）の基板電位として供給される。すなわち、
ＭＯＳＦＥＴ（ＭＮ４）の基板電位に最も電位の高いＶ
Ｒ４が供給され、ＭＯＳＦＥＴ（ＭＮ３）の基板電位に
は次に電位の高いＶＲ３が供給される。以下は、同様で
ある。後段のＭＯＳＦＥＴのノードほど昇圧電位が高く
なるため、基板電位も徐々に高くすることにより、個別
にバックゲートバイアス電圧を最小化することを可能な
らしめたのである。なお、オペアンプには出力Ｖopをさ
らに安定にするために容量Ｃ６（１００ｐＦ程度）を付
加しても良い。オペアンプＯＰの構成例を図２に示す。
これは、よく知られたＣＭＯＳ型のオペアンプである。
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１０〜ＭＰ１１）とＮ
チャネル型ＭＯＳＦＥＴ（ＭＮ１０〜ＭＮ１２）とから
成るカレントミラー型の差動増幅器と、Ｐチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ１２）とＮチャネル型ＭＯＳＦＥＴ
（ＭＮ１３）とから成るインバータを接続した構成であ
る。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１０）のゲート
（反転入力端子）にはＶＲ３が供給され、Ｐチャネル型
ＭＯＳＦＥＴ（ＭＮ１１）のゲート（非反転入力端子）
には基準電位Ｖｒｅｆが供給されている。ＭＯＳＦＥＴ
（ＭＮ１２〜ＭＮ１３）のゲートには、一定のバイアス
電圧Ｖbiasが供給されている。次にこの実施形態のチャ
ージポンプ回路の動作を説明する。このチャージポンプ
回路の動作は、電源Ｖｄｄからの電荷の供給を受けて、
初段のＭＯＳＦＥＴ（ＭＮ１）から最終段のＭＯＳＦＥ
Ｔ（ＭＮ４）に向かって順次、電荷が移動する。そし
て、後段のブロックのノードに行くほど高電圧となるよ
うに昇圧が行われる点については、図８及び図９に示し
た従来の回路と同様である。このチャージポンプ回路で
は、出力ＨＶをそのまま使うのではなく、オペアンプＯ
Ｐを通している。このため、出力ＨＶが変動しても基準
電位Ｖｒｅｆの設定に応じて、きわめて安定した高電圧
Ｖopを得ることができる。 さらに、オペアンプＯＰの
出力を抵抗分割した、電位ＶＲ１〜ＶＲ４を、対応する
各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）の基板電位として供
給しているので、各ＭＯＳＦＥＴに印加されるバックゲ
ートバイアス電圧を最小ならしめることができる。これ
により、各ＭＯＳＦＥＴのオン抵抗が下がるので、高い
出力電流Ｉout（１０ｍＡ）を得ることができる。一例
として、最終段のＭＯＳＦＥＴ（ＭＮ４）には、ＶＲ４
が供給されるが、ＭＯＳＦＥＴ（ＭＮ４）のソース（出
力ＨＶ）が１２Ｖであるとする。この場合、電位ＶＲ４
を例えば１１Ｖとすることにより、バックゲートバイア
ス電圧Ｖｂｓを１Ｖと小さくできる。また、しきい値電
圧の変動ΔＶｔを０．１Ｖ以下と非常に小さくすること
ができる。このように、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ
４）の基板電位を、そのソースの電位と同程度の電位と
なるように、電位ＶＲ１〜ＶＲ４を供給することによ
り、各ＭＯＳＦＥＴのしきい値電圧の変動ΔＶｔを非常
に小さくできる。実際には、各ＭＯＳＦＥＴのソース・
ドレイン電位はチャージポンプの動作によって脈動して
いるのであり、その電位の変動を考慮して、ソース基板
間の接合が順方向バイアスされ、過大な電流を生じない
範囲の電位、すなわちソースの電位よりも若干低い電位
を加えることが望ましい。なお、この実施形態では、４
段のブロック（ＭＯＳＦＥＴ（ＭＮ１〜ＭＰ４）、容量
Ｃ１〜Ｃ４）を用いたが、このブロック段数は、所望の
昇圧電位を得るために適宜、増減してもよい。図３は、
第１の実施形態に係るチャージポンプ回路をＰ型半導体
基板（Ｐsub）上に形成した場合の構造を示す断面図で
ある。この断面図には、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ０〜ＭＮ４）と、オペアンプＯＰの一部であるインバ
ータを構成するＰチャネル型ＭＯＳＦＥＴ（ＭＰ１２）
とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１３）が示されてい
る。Ｐ型半導体基板（Ｐsub）は、接地電位に接続され
ている。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ０）は、この
Ｐ型半導体基板（Ｐsub）の表面に形成されている。Ｎ
チャネル型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）は、基板表
面に形成された第１のＮ型ウエル領域（ＮＷ１）内に設
けた、第１のＰ型ウエル領域〜第４のＰ型ウエル領域
（ＰＷ１〜ＰＷ４）の中に形成されている。第１のＰ型
ウエル領域〜第４のＰ型ウエル領域（ＰＷ１〜ＰＷ４）
は互いに電気的に分離されており、それぞれ異なる基板
電位を供給することを可能にしている。第１のＰ型ウエ
ル領域〜第４のＰ型ウエル領域（ＰＷ１〜ＰＷ４）に
は、それぞれ電位ＶＲ１〜ＶＲ４が供給されている。第
１のＮ型ウエル領域（ＮＷ１）には、出力ＨＶが供給さ
れている。出力ＨＶの代わりに、オペアンプＯＰの出力
Ｖopを供給してもよい。これにより、第１のＮ型ウエル
領域（ＮＷ１）と第１のＰ型ウエル領域〜第４のＰ型ウ
エル領域（ＰＷ１〜ＰＷ４）とで作られるＰＮ接合が順
方向にバイアスされるのを防止する。一方、オペアンプ
ＯＰにおいて、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１２）
は、第２のウエル領域（ＮＷ２）の中に形成されてい
る。この第２のウエル領域（ＮＷ２）には、出力ＨＶが
供給されている。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１
３）は、Ｐ型半導体基板（Ｐsub）の表面に形成されて
いる。図４は、図３における破線で囲まれた部分の拡大
図である。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）は、Ｎ
型拡散層から成るソース拡散層１１、ドレイン拡散層１
２、ゲート絶縁膜（不図示）上に設けれらたゲート電極
ＧＡとで構成されている。第１のＰ型ウエル領域（ＰＷ
１）に供給される電位ＶＲ１は、Ｐ型拡散層１３にアル
ミニウムなどの金属配線によって接続されている。ま
た、第１のＮ型ウエル領域（ＮＷ１）に供給される出力
ＨＶは、Ｎ型拡散層１４にアルミニウムなどの金属配線
によって接続されている。これらの拡散層（１１〜１
４）は、それぞれＬＯＣＯＳ（Local Oxidation Of Sil
icon）膜（２１〜２４）によって分離されている。さら
に、ソース拡散層１１には、次段のＭＯＳＦＥＴ（ＭＮ
２）に接続するために、アルミニウムなどの金属配線３
１が接続されている。なお、この断面図において、容量
素子Ｃ１は図示されていないが、容量素子として、下層
ポリシリコンと上層ポリシリコンの間にシリコン酸化膜
のような誘電体膜を介在させた構造をこの半導体基板表
面に形成することができる。図５は、第２の実施形態に
係るチャージポンプ回路を示す回路図である。このチャ
ージポンプ回路は、接地電位（０Ｖ）よりも低い電圧、
すなわち負電圧を発生するチャージポンプ回路である。
このチャージポンプ回路の構成は、第１の実施形態のチ
ャージポンプ回路において、極性を逆転したものであ
る。すなわち、ＮチャネルＭＯＳＦＥＴの代わりに、Ｐ
チャネル型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ３）を用いてい
る。これらのＭＯＳＦＥＴ（ＭＰ１〜ＭＰ３）のゲート
とドレインは接続されているが、電流の流れる方向を考
慮して直列接続する向きは逆になっている。また、Ｐチ
ャネル型ＭＯＳＦＥＴ（ＭＰ０）のソースは接地電位
（０Ｖ）に接続されている。さらに、オペアンプＯＰに
供給される基準電位Ｖｒｅｆは負電位としている。各Ｍ
ＯＳＦＥＴ（ＭＰ１〜ＭＰ３）の基板電位には、オペア
ンプＯＰの出力Ｖopを抵抗分割した電位ＶＲ１〜ＶＲ３
が供給されている。ここで、ＶＲ３＜ＶＲ２＜ＶＲ１≦
０Ｖ である。このチャージポンプ回路の動作によれ
ば、後段のＭＯＳＦＥＴのノードほど昇圧電位が低くな
る（負電位）ため、基板電位も徐々に低くすることによ
り、個別にバックゲートバイアス電圧を最小化すること
を可能にしている。このチャージポンプ回路によれば、
負荷抵抗Ｒ２を流れる高い出力電流Ｉout（−６ｍＡ）
を得ることができる。オペアンプＯＰの回路構成は、図
２に示した回路を用いることができる。なお、オペアン
プＯＰの出力をさらに安定化するために容量Ｃ６（１０
０ｐＦ程度）を付加してもよい。また、この実施形態で
は、３段のブロック（ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ
３）、容量Ｃ１〜Ｃ３から成る）を用いたが、このブロ
ック段数は、所望の昇圧電位を得るために適宜、増減し
てもよい。図６は、第２の実施形態に係るチャージポン
プ回路をＮ型半導体基板（Nsub）上に形成した場合の構
造を示す断面図である。この断面図には、Ｐチャネル型
ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ３）と、オペアンプＯＰの
一部であるインバータを構成するＰチャネル型ＭＯＳＦ
ＥＴ（ＭＰ１２）とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１
３）が示されている。Ｎ型半導体基板（Ｎsub）は、接
地電位（０Ｖ）に接続されている。Ｐチャネル型ＭＯＳ
ＦＥＴ（ＭＰ０〜ＭＰ３）は、基板表面に形成された第
１のＰ型ウエル領域（ＰＷ１）内に設けた、第０のＮ型
ウエル領域〜第３のＮ型ウエル領域（ＮＷ０〜ＮＷ３）
の中に形成されている。第０のＮ型ウエル領域〜第３の
Ｎ型ウエル領域は互いに電気的に分離されており、それ
ぞれ異なる基板電位を供給することを可能にしている。
第０のＮ型ウエル領域〜第３のＰ型ウエル領域（ＮＷ０
〜ＮＷ３）には、それぞれ電位０Ｖ、ＶＲ１〜ＶＲ３が
供給されている。第１のＰ型ウエル領域（ＰＷ１）に
は、出力ＨＶ（負電位）が供給されている。出力ＨＶの
代わりに、オペアンプＯＰの出力Ｖopを供給してもよ
い。これは、第１のＰ型ウエル領域（ＰＷ１）と第０の
Ｎ型ウエル領域〜第３のＮ型ウエル領域（ＮＷ０〜ＮＷ
３）とで作られるＰＮ接合が順方向にバイアスされるの
を防止する。一方、オペアンプＯＰにおいて、Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ１２）は、Ｎ型半導体基板（Ｎ
sub）の表面に形成されている。Ｎチャネル型ＭＯＳＦ
ＥＴ（ＭＮ１３）は、第２のＰ型ウエル領域（ＰＷ２）
の中に形成されている。この第２のＰ型ウエル領域（Ｐ
Ｗ２）には、出力ＨＶが供給されている。図７は、図６
における破線で囲まれた部分の拡大図である。Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ１）は、Ｐ型拡散層から成るソ
ース拡散層５１、ドレイン拡散層５２、ゲート絶縁膜
（不図示）上に設けれらたゲート電極ＧＡとで構成され
ている。第１のＮ型ウエル領域（ＮＷ１）に供給される
電位ＶＲ１は、Ｎ型拡散層５３にアルミニウムなどの金
属配線によって接続されている。これらの拡散層（５１
〜５３）は、それぞれＬＯＣＯＳ（Local Oxidation Of
Silicon）膜（６１〜６３）によって分離されている。
さらに、ソース拡散層５１には、次段のＭＯＳＦＥＴ
（ＭＰ２）に接続するために、アルミニウムなどの金属
配線７１が接続されている。ドレイン拡散層５２には、
接地電位に接続するために、アルミニウムなどの金属配
線７２が接続されている。
【００１１】
【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路によれば、チャージポンプ動作を行う各ＭＯ
ＳＦＥＴに夫々異なる基板電位を供給することにより、
各ＭＯＳＦＥＴ毎にバックゲートバイアス電圧を最小化
することができる。このため、昇圧効率を向上すること
ができ、また数ｍＡ〜数１０ｍＡという高い出力電流を
得ることが可能になる。また、チャージポンプ動作で得
られた昇圧電位をオペアンプを通して出力しているの
で、安定した高電圧を得ることができ、電源回路にも適
用することができる。さらに、本発明のチャージポンプ
回路は、半導体基板上に形成することができ、コストダ
ウンと高集積化が可能である。さらにまた、本発明のチ
ャージポンプ回路によれば、各ＭＯＳＦＥＴに印加され
るバックゲートバイアス電圧が小さくなるため、ソース
・ドレインと基板とで形成されるＰＮ接合に印加される
電圧も低くなる。したがって、従来例のように、例えば
７Ｖ以上の高電圧に耐え得る高耐圧のＭＯＳＦＥＴを使
用する必要がなく、５Ｖ程度の電圧に耐え得るＭＯＳＦ
ＥＴを使用できるため、チャージポンプ回路の高集積化
および製造コストの削減に寄与することができる。
ポンプ回路によれば、チャージポンプ動作を行う各ＭＯ
ＳＦＥＴに夫々異なる基板電位を供給することにより、
各ＭＯＳＦＥＴ毎にバックゲートバイアス電圧を最小化
することができる。このため、昇圧効率を向上すること
ができ、また数ｍＡ〜数１０ｍＡという高い出力電流を
得ることが可能になる。また、チャージポンプ動作で得
られた昇圧電位をオペアンプを通して出力しているの
で、安定した高電圧を得ることができ、電源回路にも適
用することができる。さらに、本発明のチャージポンプ
回路は、半導体基板上に形成することができ、コストダ
ウンと高集積化が可能である。さらにまた、本発明のチ
ャージポンプ回路によれば、各ＭＯＳＦＥＴに印加され
るバックゲートバイアス電圧が小さくなるため、ソース
・ドレインと基板とで形成されるＰＮ接合に印加される
電圧も低くなる。したがって、従来例のように、例えば
７Ｖ以上の高電圧に耐え得る高耐圧のＭＯＳＦＥＴを使
用する必要がなく、５Ｖ程度の電圧に耐え得るＭＯＳＦ
ＥＴを使用できるため、チャージポンプ回路の高集積化
および製造コストの削減に寄与することができる。
【図１】本発明の第１の実施形態に係るチャージポンプ
回路を示す回路図である。
回路を示す回路図である。
【図２】オペアンプの回路図である。
【図３】本発明の第１の実施形態に係るチャージポンプ
回路を半導体基板上に形成した場合の断面図である。
回路を半導体基板上に形成した場合の断面図である。
【図４】図３における破線で囲まれた部分の拡大図であ
る。
る。
【図５】本発明の第２の実施形態に係るチャージポンプ
回路を示す回路図である。
回路を示す回路図である。
【図６】本発明の第２の実施形態に係るチャージポンプ
回路を半導体基板上に形成した場合の断面図である。
回路を半導体基板上に形成した場合の断面図である。
【図７】図６における破線で囲まれた部分の拡大図であ
る。
る。
【図８】従来例に係る第１のチャージポンプ回路を示す
回路図である。
回路図である。
【図９】従来例に係る第２のチャージポンプ回路を示す
回路図である。
回路図である。
ＭＮ０〜ＭＮ４… Ｎチャネル型ＭＯＳＦＥＴ Ｃ１〜Ｃ４ … 容量素子 ＣＫ１、ＣＫ２… クロック ＯＰ … オペアンプ Ｖｒｅｆ … 基準電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 修一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B025 AD10 AE00 AE08 AF04 5H410 BB04 CC02 DD02 EA12 EB37 FF03 FF25 JJ05 KK08 5H430 BB03 BB05 BB09 BB11 EE06 FF02 FF13 FF17 GG01 HH03 HH05 JJ04 5H730 AA14 AA15 BB02 BB57 DD04 ZZ11
Claims (5)
- 【請求項１】ゲートとドレインを相互に接続したｍ個の
ＭＯＳＦＥＴを直列接続し、各ＭＯＳＦＥＴのゲートと
ドレインの接続点に容量素子の一端を接続し、各容量素
子の他端には互いに逆相の第１のクロックおよび第２の
クロックを交互に接続し、これらの直列接続されたＭＯ
ＳＦＥＴの最終段から昇圧電位を得るチャージポンプ回
路であって、 前記の各ＭＯＳＦＥＴは、半導体基板の表面に設けられ
た第１導電型のウエル領域内のｍ個の第２導電型のウエ
ル領域内に１個ずつ配置され、これらのｍ個の第２導電
型のウエル領域は互いに電気的に分離されており、 この第２導電型の各ウエル領域に互いに異なるｍ個の基
板電位が供給されることを特徴とするチャージポンプ回
路。 - 【請求項２】ゲートとドレインを相互に接続したｍ個の
ＭＯＳＦＥＴを直列接続し、各ＭＯＳＦＥＴのゲートと
ドレインの接続点に容量素子の一端を接続し、各容量素
子の他端には互いに逆相の第１のクロックおよび第２の
クロックを交互に接続し、これらの直列接続されたＭＯ
ＳＦＥＴの最終段から得られる昇圧電位はオペアンプの
電源電位に供給され、このオペアンプの一方の入力には
基準電位が供給され、このオペアンプの出力を抵抗分割
して得られるｍ個の電位の中から選ばれた１つの電位
が、このオペアンプの他の入力に供給され、前記の各Ｍ
ＯＳＦＥＴは、半導体基板の表面に設けられた第１導電
型のウエル領域内のｍ個の第２導電型のウエル領域内に
１個ずつ配置され、これらのｍ個の第２導電型のウエル
領域は互いに電気的に分離されており、この第２導電型
の各ウエル領域に前記ｍ個の電位が基板電位として供給
され、前記第１導電型のウエル領域には前記昇圧電位が
供給されることを特徴とするチャージポンプ回路。 - 【請求項３】ゲートとドレインを相互に接続したｍ個の
ＭＯＳＦＥＴを直列接続し、各ＭＯＳＦＥＴのゲートと
ドレインの接続点に容量素子の一端を接続し、各容量素
子の他端には互いに逆相の第１のクロックおよび第２の
クロックを交互に接続し、これらの直列接続されたＭＯ
ＳＦＥＴの最終段から得られる昇圧電位はオペアンプの
電源電位に供給され、このオペアンプの一方の入力には
基準電位が供給され、このオペアンプの出力を抵抗分割
して得られるｍ個の電位の中から選ばれた１つの電位
が、このオペアンプの他の入力に供給され、前記の各Ｍ
ＯＳＦＥＴは、半導体基板の表面に設けられた第１導電
型の第１ウエル領域内のｍ個の第２導電型のウエル領域
内に１個ずつ配置され、これらのｍ個の第２導電型のウ
エル領域は互いに電気的に分離されており、前記オペア
ンプを構成するＭＯＳＦＥＴのうち前記各ＭＯＳＦＥＴ
と逆導電型のＭＯＳＦＥＴは、前記第１導電型のウエル
領域とは電気的に分離された第１導電型の第２ウエル領
域内に配置されており、この第２導電型の各ウエル領域
に前記ｍ個の電位が基板電位として供給され、前記第１
導電型の第１、第２のウエル領域には前記昇圧電位が供
給されることを特徴とするチャージポンプ回路。 - 【請求項４】前記ｍ個のＭＯＳＦＥＴは、Ｎチャネル型
ＭＯＳＦＥＴであり、初段のＭＯＳＦＥＴから後段のＭ
ＯＳＦＥＴの順に供給される基板電位が高くなるように
前記ｍ個の電位を供給するようにしたことを特徴とする
請求項１または請求項２に記載のチャージポンプ回路。 - 【請求項５】前記ｍ個のＭＯＳＦＥＴは、Ｐチャネル型
ＭＯＳＦＥＴであり、初段のＭＯＳＦＥＴから後段のＭ
ＯＳＦＥＴの順に供給される基板電位が低くなるように
前記ｍ個の電位を供給するようにしたことを特徴とする
請求項１または請求項２に記載のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27353698A JP2000100187A (ja) | 1998-09-28 | 1998-09-28 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27353698A JP2000100187A (ja) | 1998-09-28 | 1998-09-28 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100187A true JP2000100187A (ja) | 2000-04-07 |
Family
ID=17529215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27353698A Pending JP2000100187A (ja) | 1998-09-28 | 1998-09-28 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100187A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466283B1 (ko) * | 2001-02-26 | 2005-01-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 부전압 승압 회로 |
| JP2009237753A (ja) * | 2008-03-26 | 2009-10-15 | Mitsumi Electric Co Ltd | 定電圧電源回路 |
-
1998
- 1998-09-28 JP JP27353698A patent/JP2000100187A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466283B1 (ko) * | 2001-02-26 | 2005-01-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 부전압 승압 회로 |
| JP2009237753A (ja) * | 2008-03-26 | 2009-10-15 | Mitsumi Electric Co Ltd | 定電圧電源回路 |
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