JP4730638B2

JP4730638B2 - 半導体装置

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Publication number: JP4730638B2
Application number: JP2001241731A
Authority: JP
Inventors: 勉川口
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-09
Filing date: 2001-08-09
Publication date: 2011-07-20
Anticipated expiration: 2021-08-09
Also published as: JP2003060042A

Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半導体装置に関する。
【０００２】
【従来の技術】
この種のチャージポンプ回路は、図３に示すように、ゲートをドレインに接続することによりダイオードとして機能する、いわゆる、ダイオード接続されたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、…、Ｔrnが、それぞれのドレインを入力端、ソースを出力端として直列に接続され、これらのトランジスタＴr0、Ｔr1、Ｔr2、…、Ｔr(n-1)の各ソース、すなわち、出力端にそれぞれキャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの一端が接続されており、このうち、トランジスタＴr0のドレインに入力電圧Ｖddを印加するとともに、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの他端に、互いに反転位相関係にあるクロック信号φ、／φ（／φはφの反転信号を示す。図ではφの上にオーバーラインを付して示す。）を交互に印加することによって、トランジスタＴrnの出力端から昇圧された出力電圧Ｖoutを得る構成になっている。
【０００３】
このチャージポンプ回路はクロックの半周期毎に、電荷の転送と充電を繰返しながら１段毎に昇圧していき、最終的にメモリのデータ書き込みや消去に必要な高電圧を出力する。より具体的には、入力電圧Ｖddにより、初段のトランジスタＴr0を介して、コンデンサＣ1が充電され、クロック信号φで昇圧された電荷がトランジスタＴr1を介して次段のキャパシタＣ2に充電される。キャパシタＣ2の他端のクロック信号が／φからφに変化したときに再び昇圧が行われ、以下、同様な動作が繰返されて終段のキャパシタＣnに所定の出力電圧Ｖoutを発生させる。
【０００４】
この昇圧動作を数式を用いて説明することとする。いま、クロック信号φ、／φの振幅をＶclk、トランジスタＴr0〜Ｔrnの各しきい値電圧をＶt0〜Ｖtn、入力電圧をＶddとし、トランジスタＴr0、Ｔr1、Ｔr2、…、Ｔrnの各接続点、すなわち、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの接続点をＭ1、Ｍ2、Ｍ3、…、Ｍnとすると、クロックφがＬ（Low）レベルのとき、接続点Ｍ1の電位ＶM1は、
ＶM1＝Ｖdd−Ｖt0 …（１）
となる。
【０００５】
次に、クロックφがＨ（High）に切り替わると、接続点Ｍ1の電位ＶM1は、
ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２）
に上昇する。同様に、クロックレベルの切り替わりにより接続点Ｍ2 の最大電位ＶM2は、
ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３）
となり、１段当たりの昇圧分ΔＶは、
ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４）
となる。
【０００６】
したがって、最終的な出力電圧Ｖoutは、
【数１】
Ｖout＝（Ｖdd−Ｖt0）＋（Ｎ×Ｖclk（Ｃ1 ／（Ｃ1 ＋Ｃns）））
−Ｖt0−Ｖt1−…−Ｖtn …（５）
となる。ただし、Ｃns（n=1、2、…n）はそれぞれ接続点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数である。
【０００７】
図４は上述したチャージポンプ回路を備える半導体装置の部分断面図であり、半導体基板１に形成されたウエル２上に、誘電体層３を介して、複数の電極４、５を所定の面積で並設することによって、位相の等しいクロック信号φが印加される。例えば、キャパシタＣ1及びＣ3を形成し、これらの電極４、５が前述した接続点Ｍ1、Ｍ3に接続される。この場合、ウエル２は電極４、５に対向してキャパシタＣ1及びＣ3を形成する電極として作用する。なお、反転関係にある位相信号／φが印加されるキャパシタＣ2、Ｃ4などを形成する電極は図示したウエル２とは絶縁された他の領域に形成される。
【０００８】
【発明が解決しようとする課題】
上述したように、チャージポンプ回路を備える半導体装置にあっては、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの容量が小さくて電荷の供給能力が低い場合には、各昇圧段の昇圧分が少なくなり、出力電圧Ｖoutも低くなってしまう。そこで、昇圧段を増やしたり、各昇圧段の昇圧能力を高めるためにキャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの電極面積を広げたりすると、回路規模が大きくなってしまうという問題があった。なお、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの各電極間の誘電体層３の厚さを薄くして容量を増やす方法では誘電体層３の耐圧が低くなるという点で問題があった。
【０００９】
本発明は、上記の問題点を解決するためになされたもので、従来と同様な昇圧能力を維持したまま、キャパシタの占有面積を略１／２に縮小することのできる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するためになされた発明である請求項１に記載の半導体装置では、半導体基板の一主面部に、チャージポンプ回路を構成する要素として、互いに反転位相関係にあるクロック信号を印加する複数のキャパシタが形成される半導体装置において、
第１導電型の前記半導体基板の一部の領域を第２導電型の不純物領域で囲こむトリプルウエル構造とし、前記一部の領域を第１の電極として、この第１の電極上にそれぞれポリシリコンで構成される第２及び第３の電極を誘電体層を介して順次積層し、前記第１の電極及び前記第２の電極によって第１のキャパシタを形成するとともに、前記第２の電極及び前記第３の電極によって第２のキャパシタを形成し、前記第２の電極に前記反転位相関係にあるクロック信号の一方のクロック信号が印加され、前記第１の電極及び前記第３の電極に前記チャージポンプ回路を構成するスイッチング素子が接続されたことにより、従来装置では一つのキャパシタしか形成できなかった領域に２つのキャパシタを形成することが可能になるため、キャパシタの占有面積を約１／２に縮小することができる。また、位相が同一のクロック信号を印加する２個のキャパシタを積層することにより配線の複雑化を抑えるとともに、誘電体層の厚さも従来装置と同程度に抑えることができる。
【００１３】
次に、請求項２に記載の半導体装置では、チャージポンプ回路は直列接続された複数のダイオード素子と、前記ダイオード素子の各出力端に一端が接続され、他端に反転位相関係にあるクロック信号が順次に印加される前記キャパシタとで構成され、前記第１のキャパシタと前記第２のキャパシタを、前記ダイオード素子の各出力端に接続されたキャパシタのうち前記反転位相関係にあるクロック信号の一方のクロック信号が印加される２つのキャパシタとして構成し、前記第２の電極に前記クロック信号を印加したことにより、第１及び第２のキャパシタの容量を直接的に決定することができる。
【００１４】
【発明の実施の形態】
以下、本発明を図面に示す好適な実施の形態に基づいて詳細に説明する。図１は本発明に係る半導体装置の第１の実施の形態を示す部分断面図であり、図３を用いて説明したチャージポンプ回路を構成する要素のうち、一部のキャパシタＣ1、Ｃ3の構成を示した断面図である。ここで、半導体基板１の一主面部に、この半導体基板１とは導電形式の異なるウエル２が第１の電極として形成されている。このウエル２上に誘電体層３を介してポリシリコンで構成される第２の電極４が積層され、さらに、絶縁層６を介してポリシリコンで構成される第３の電極５が積層されている。ここで、第１の電極としてのウエル２と第２の電極４とでキャパシタＣ3を形成し、第２の電極４と第３の電極５とでキャパシタＣ1を形成している。そして、第１の電極としてのウエル２をトランジスタＴr2及びＴr3の相互接続点Ｍ3（図３参照）に接続し、第２の電極４にクロック信号φを印加し、第３の電極５をトランジスタＴr0及びＴr1の相互接続点Ｍ1に接続する構成になっている。
【００１５】
この図１に示した構成は位相が同一のクロック信号φが印加されるキャパシタＣ１及びＣ３を示したもので、これらのキャパシタに隣接するキャパシタＣ２及びＣ４、あるいは、これら以外の２つのキャパシタは図示を省略した他の領域に同様に形成される。このように、位相が同一のクロック信号が印加されるキャパシタを形成する電極を積層する理由を以下に説明する。
【００１６】
図３に示したチャージポンプ回路は原理上、各昇圧段でクロック信号の位相は交互に逆になる。すなわち、奇数段のキャパシタに印加されるクロック信号の位相がφであると、偶数段のキャパシタに印加されるクロック信号の位相は／φであり、奇数段のキャパシタに印加されるクロック信号の位相が／φになると、偶数段のキャパシタに印加されるクロック信号の位相はφになる。したがって、同位相のクロック信号が印加されるキャパシタは略半分ずつ存在することになる。図１に示した実施形態ではキャパシタＣ1及びＣ３を形成する電極を積層したが、これと同様にして、キャパシタＣ(2n+1)及びＣ(2n+3)（n=0、1、2、…）を形成する電極を積層するとともに、キャパシタＣ(2n+2)及びＣ(2n+4)を形成する電極を積層することによって、キャパシタの占有面積を約１／２に縮小することができる。また、位相が同一のクロック信号を印加する電極を積層することにより、配線の複雑化を抑えるとともに、誘電体層の厚さも従来装置と同程度に抑えることができる。
【００１７】
また、上記実施の形態では、第１の電極としてのウエル２及び第２の電極４によって第１のキャパシタを形成し、第２の電極４及び第３の電極５によって第２のキャパシタを形成することにより、キャパシタＣ1、Ｃ3の容量を直接的に決定することができる。すなわち、直列接続されたキャパシタの合成容量から決定するような繁雑な設計が不要となる。
【００１８】
なお、上記実施の形態ではダイオード素子としてのトランジスタＴr0〜Ｔrnの接続順で見て、クロック信号位相が同一で互いに隣接するキャパシタを形成する電極を積層したが、必ずしも隣接するものを積層させなくとも、クロック信号位相が同一であればよい。すなわち、Ｃ(2n+1)とＣ(2m+3)(m=0、1、2、3、…、ただし、ｎ≠m+1)とを積層し、Ｃ(2n+2)とＣ(2m+4)(m=0、1、2、3、…ただし、ｎ≠m+1）とを積層するようにすることによっても、同様な効果が得られる。また、Ｃ(2n+1)とＣ(2m+3)との上下関係や、Ｃ(2n+2)とＣ(2m+4)との上下関係も図１に示したものに限らず、逆にしてもよい。
【００１９】
ただし、高電圧がウエル２側に印加されるとウエル２の半導体基板１に対する接合部、例えば、Ｎ型のウエル２とＰ型の半導体基板１の接合部の広い範囲で空乏層が延び、この空乏層が寄生容量となってしまうため、ポリシリコンからなる第３の電極５を高電圧側、すなわち、最終段に近い側の接続点につないだほうがよりよいといえる。
【００２０】
ところで、上記実施の形態では、ＮＭＯＳトランジスタをダイオード接続して出力電圧Ｖoutとして正の高電圧を発生するチャージポンプ回路を備える半導体装置について説明したが、本発明はこれに適用を限定されるものではなく、例えば、ＰＭＯＳトランジスタをダイオード接続して負の高電圧を発生するチャージポンプ回路を備える半導体装置にも適用することができる。
【００２１】
また、ＮＭＯＳトランジスタをダイオード接続して出力電圧Ｖoutとして正の高電圧を発生するチャージポンプ回路に対して、例えば、Ｐ型の半導体基板１の一主面部にＮ型のウエル２を形成すると第２の電極４の電圧（クロック信号電圧）と比較してウエル２の電圧が高いため、第２の電極４の対向部に空乏層が広がるため、容量Ｃ3が小さくなる。
【００２２】
図２はこのことを考慮してなされた第２の実施の形態を示す主要部の断面図であり、図中、図１と同一の要素には同一の符号を付してその説明を省略する。ここでは、Ｐ型の半導体基板１にＮ型のウエル７を形成し、さらに、Ｎ型のウエル７にＰ型のウエル２を形成することによってトリプルウエル構造としたもので、このとき、Ｎ型のウエルの外周部がＰ型の半導体基板１とＰ型のウエル２とを電気的に分離する不純物領域となる。この構成によれば、第２の電極４に比較してより電圧の高いＰ型ウエル２における空乏層の広がりがなく、容量Ｃ3を大きくすることができる。また、高電圧が印加されるＰ型のウエル２とＮ型ウエル７とが同電圧となり、一般に接地状態におかれるＰ型の半導体基板１との間に逆バイアスが生じてＰ型のウエル２を半導体基板１から分離する作用もある。
【００２３】
なおまた、上記各実施の形態ではダイオード接続したＭＯＳトランジスタを用いてチャージポンプ回路を構成する半導体装置について説明したが、ダイオードそのものを直列接続してチャージポンプ回路を構成しても、あるいは、ダイオードと同様な整流機能を持たせるようにオン、オフ制御するスイッチング素子を直列接続してチャージポンプ回路を構成しても上述したものと同様な効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施の形態の構成を示す部分断面図である。
【図２】本発明に係る半導体装置の第２の実施の形態の構成を示す部分断面図である。
【図３】本発明に係る半導体装置が備えるチャージポンプ回路の概略構成図である。
【図４】図３に示すチャージポンプ回路を備える従来の半導体装置の構成を示す部分断面図である。
【符号の説明】
１半導体基板
２、７ウエル
３、６誘電体層
４、５電極

Claims

半導体基板の一主面部に、チャージポンプ回路を構成する要素として、互いに反転位相関係にあるクロック信号を印加する複数のキャパシタが形成される半導体装置において、
第１導電型の前記半導体基板の一部の領域を第２導電型の不純物領域で囲こむトリプルウエル構造とし、前記一部の領域を第１の電極として、この第１の電極上にそれぞれポリシリコンで構成される第２及び第３の電極を誘電体層を介して順次積層し、前記第１の電極及び前記第２の電極によって第１のキャパシタを形成するとともに、前記第２の電極及び前記第３の電極によって第２のキャパシタを形成し、前記第２の電極に前記反転位相関係にあるクロック信号の一方のクロック信号が印加され、前記第１の電極及び前記第３の電極に前記チャージポンプ回路を構成するスイッチング素子が接続されたことを特徴とする半導体装置。
前記チャージポンプ回路は直列接続された複数のダイオード素子と、前記ダイオード素子の各出力端に一端が接続され、他端に反転位相関係にあるクロック信号が順次に印加される前記キャパシタとで構成され、前記第１のキャパシタと前記第２のキャパシタを、前記ダイオード素子の各出力端に接続されたキャパシタのうち前記反転位相関係にあるクロック信号の一方のクロック信号が印加される２つのキャパシタとして構成し、前記第２の電極に前記クロック信号を印加したことを特徴とする請求項１に記載の半導体装置。