JP2003051550A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003051550A JP2003051550A JP2001238997A JP2001238997A JP2003051550A JP 2003051550 A JP2003051550 A JP 2003051550A JP 2001238997 A JP2001238997 A JP 2001238997A JP 2001238997 A JP2001238997 A JP 2001238997A JP 2003051550 A JP2003051550 A JP 2003051550A
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- transistor
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Abstract
(57)【要約】
【課題】 基板バイアス効果による電流供給能力の低下
を補償するとともに、電荷転送能力の低下を抑制するこ
とのできる半導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素としてゲートをドレインに接続
することによりダイオード素子として機能し、かつ、直
列に接続された複数のＭＯＳトランジスタＴr0〜Ｔr4が
形成されるものにおいて、初段のＭＯＳトランジスタＴ
r0のゲート長Ｌg0より終段のＭＯＳトランジスタＴr4の
ゲート長を短くしたり、終段に近い１つ又は複数のＭＯ
Ｓトランジスタのゲート長を、その前段のＭＯＳトラン
ジスタのゲート長より短くしたりする。
を補償するとともに、電荷転送能力の低下を抑制するこ
とのできる半導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素としてゲートをドレインに接続
することによりダイオード素子として機能し、かつ、直
列に接続された複数のＭＯＳトランジスタＴr0〜Ｔr4が
形成されるものにおいて、初段のＭＯＳトランジスタＴ
r0のゲート長Ｌg0より終段のＭＯＳトランジスタＴr4の
ゲート長を短くしたり、終段に近い１つ又は複数のＭＯ
Ｓトランジスタのゲート長を、その前段のＭＯＳトラン
ジスタのゲート長より短くしたりする。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモ
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
【０００２】
【従来の技術】この種のチャージポンプ回路は、図２に
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、Ｔr3、Ｔ
r4（実際にはより多くのトランジスタが直列接続される
が、説明及び図面の簡単化のためにここでは４個として
示してある）が、それぞれのドレインを入力端、ソース
を出力端として直列に接続され、これらのトランジスタ
Ｔr0、Ｔr1、Ｔr2、Ｔr3、Ｔr4の各ソース、すなわち、
出力端にそれぞれキャパシタＣ1、Ｃ2、Ｃ3、Ｃ4の各一
端が接続されており、このうち、トランジスタＴr0のド
レインに入力電圧Ｖddを印加するとともに、キャパシタ
Ｃ1、Ｃ2、Ｃ3、Ｃ4の各他端に、互いに反転位相関係に
あるクロック信号φ、／φ（／φはφの反転信号を示
す。図ではφの上にオーバーラインを付して示す。）を
交互に印加することによって、トランジスタＴr4の出力
端から昇圧された出力電圧Ｖoutを得る構成になってい
る。
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、Ｔr3、Ｔ
r4（実際にはより多くのトランジスタが直列接続される
が、説明及び図面の簡単化のためにここでは４個として
示してある）が、それぞれのドレインを入力端、ソース
を出力端として直列に接続され、これらのトランジスタ
Ｔr0、Ｔr1、Ｔr2、Ｔr3、Ｔr4の各ソース、すなわち、
出力端にそれぞれキャパシタＣ1、Ｃ2、Ｃ3、Ｃ4の各一
端が接続されており、このうち、トランジスタＴr0のド
レインに入力電圧Ｖddを印加するとともに、キャパシタ
Ｃ1、Ｃ2、Ｃ3、Ｃ4の各他端に、互いに反転位相関係に
あるクロック信号φ、／φ（／φはφの反転信号を示
す。図ではφの上にオーバーラインを付して示す。）を
交互に印加することによって、トランジスタＴr4の出力
端から昇圧された出力電圧Ｖoutを得る構成になってい
る。
【０００３】このチャージポンプ回路はクロックの半周
期毎に、電荷の転送と充電を繰返しながら１段毎に昇圧
していき、最終的にメモリのデータ書き込みや消去に必
要な高電圧を出力する。より具体的には、入力電圧Ｖdd
により、初段のトランジスタＴr0を介して、コンデンサ
Ｃ1が充電され、クロック信号φで昇圧された電荷がト
ランジスタＴr1を介して次段のキャパシタＣ2に充電さ
れる。キャパシタＣ2の他端のクロック信号が／φから
φに変化したときに再び昇圧が行われ、以下、同様な動
作が繰返されて終段のキャパシタＣ4に所定の出力電圧
Ｖoutを発生させる。
期毎に、電荷の転送と充電を繰返しながら１段毎に昇圧
していき、最終的にメモリのデータ書き込みや消去に必
要な高電圧を出力する。より具体的には、入力電圧Ｖdd
により、初段のトランジスタＴr0を介して、コンデンサ
Ｃ1が充電され、クロック信号φで昇圧された電荷がト
ランジスタＴr1を介して次段のキャパシタＣ2に充電さ
れる。キャパシタＣ2の他端のクロック信号が／φから
φに変化したときに再び昇圧が行われ、以下、同様な動
作が繰返されて終段のキャパシタＣ4に所定の出力電圧
Ｖoutを発生させる。
【０００４】この昇圧動作を数式を用いて説明すること
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔr4の各しきい値電圧をＶt0〜Ｖt
4、入力電圧をＶddとし、トランジスタＴr0のドレイン
を入力電源の接続点Ｍ0とし、Ｔr1、Ｔr2、Ｔr3、Ｔr4
の各接続点、すなわち、キャパシタＣ1、Ｃ2、Ｃ3、Ｃ4
の接続点をＭ1、Ｍ2、Ｍ3、Ｍ4とすると、クロックφが
Ｌ（Low）レベルのとき、接続点Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔr4の各しきい値電圧をＶt0〜Ｖt
4、入力電圧をＶddとし、トランジスタＴr0のドレイン
を入力電源の接続点Ｍ0とし、Ｔr1、Ｔr2、Ｔr3、Ｔr4
の各接続点、すなわち、キャパシタＣ1、Ｃ2、Ｃ3、Ｃ4
の接続点をＭ1、Ｍ2、Ｍ3、Ｍ4とすると、クロックφが
Ｌ（Low）レベルのとき、接続点Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
【０００５】次に、クロックφがＨ（High）に切り替わ
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
【０００６】したがって、最終的な出力電圧Ｖoutは、
【数１】
Ｖout＝（Ｖdd−Ｖt0）＋（Ｎ×Ｖclk（Ｃ1 ／（Ｃ1 ＋Ｃns）））
−Ｖt0−Ｖt1−…−Ｖtn …（５）
となる。ただし、Ｃns（n=1、2、…n）はそれぞれ接続
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
【０００７】図３は上述したチャージポンプ回路を備え
る半導体装置のうち、特に、ＭＯＳトランジスタＴr0〜
Ｔr4に関連する部分を詳細に示した断面図であり、半導
体基板１の主面部にウエル２が形成されている。このウ
エル２の表面部にＭＯＳトランジスタＴr0を構成するド
レイン40及びソース41が形成されている。このうち、ソ
ース41はトランジスタＴr1を構成するドレインにもなっ
ている。以下、ドレイン40を含めてこれらの電極40〜45
をソース（ドレイン）と称することとする。ソース（ド
レイン）40〜45は略等しい間隔で形成され、さらに、こ
れらを含めたウエル２の表面全体にゲート絶縁膜３が形
成されている。また、ゲート絶縁膜３上におけるソース
（ドレイン）40〜45の各中間部にゲート電極50〜54が形
成され、ソース（ドレイン）40、41及びゲート電極50に
よってトランジスタＴr0が構成され、以下、同様にソー
ス（ドレイン）41、42及びゲート電極51によってトラン
ジスタＴr1が構成され、順次同様にトランジスタＴr2、
Ｔr3、Ｔr4が構成されている。
る半導体装置のうち、特に、ＭＯＳトランジスタＴr0〜
Ｔr4に関連する部分を詳細に示した断面図であり、半導
体基板１の主面部にウエル２が形成されている。このウ
エル２の表面部にＭＯＳトランジスタＴr0を構成するド
レイン40及びソース41が形成されている。このうち、ソ
ース41はトランジスタＴr1を構成するドレインにもなっ
ている。以下、ドレイン40を含めてこれらの電極40〜45
をソース（ドレイン）と称することとする。ソース（ド
レイン）40〜45は略等しい間隔で形成され、さらに、こ
れらを含めたウエル２の表面全体にゲート絶縁膜３が形
成されている。また、ゲート絶縁膜３上におけるソース
（ドレイン）40〜45の各中間部にゲート電極50〜54が形
成され、ソース（ドレイン）40、41及びゲート電極50に
よってトランジスタＴr0が構成され、以下、同様にソー
ス（ドレイン）41、42及びゲート電極51によってトラン
ジスタＴr1が構成され、順次同様にトランジスタＴr2、
Ｔr3、Ｔr4が構成されている。
【０００８】一方、ソース（ドレイン）40を接続点Ｍ0
としてゲート電極50が接続され、この接続点Ｍ0 に入力
電圧Ｖddが印加される。また、ソース（ドレイン）41を
接続点Ｍ1としてゲート電極51が接続され、この接続点
Ｍ1にキャパシタＣ1の一端が接続され、以下、同様にソ
ース（ドレイン）42を接続点Ｍ2としてゲート電極52が
接続され、この接続点Ｍ2にキャパシタＣ2の一端が接続
され、順次同様に接続点Ｍ3、Ｍ4としてゲート電極53、
54がそれぞれ接続され、この接続点Ｍ4にキャパシタＣ4
の一端が接続され、最後にソース（ドレイン）45から出
力電圧Ｖoutを取り出すように構成されている。なお、
キャパシタＣ1〜Ｃ4はトランジスタＴr0〜Ｔr4に隣接す
る他の領域に形成され、その他端に前述したクロック信
号φ、／φが交互に印加される。これによって、図２に
示したチャージポンプ回路が半導体基板１の主面部に形
成される。
としてゲート電極50が接続され、この接続点Ｍ0 に入力
電圧Ｖddが印加される。また、ソース（ドレイン）41を
接続点Ｍ1としてゲート電極51が接続され、この接続点
Ｍ1にキャパシタＣ1の一端が接続され、以下、同様にソ
ース（ドレイン）42を接続点Ｍ2としてゲート電極52が
接続され、この接続点Ｍ2にキャパシタＣ2の一端が接続
され、順次同様に接続点Ｍ3、Ｍ4としてゲート電極53、
54がそれぞれ接続され、この接続点Ｍ4にキャパシタＣ4
の一端が接続され、最後にソース（ドレイン）45から出
力電圧Ｖoutを取り出すように構成されている。なお、
キャパシタＣ1〜Ｃ4はトランジスタＴr0〜Ｔr4に隣接す
る他の領域に形成され、その他端に前述したクロック信
号φ、／φが交互に印加される。これによって、図２に
示したチャージポンプ回路が半導体基板１の主面部に形
成される。
【０００９】
【発明が解決しようとする課題】上述の数式を用いて表
した出力電圧Ｖout から明らかなように、各トランジス
タＴr0〜Ｔr4のしきい値電圧Ｖt0〜Ｖt4が高いと昇圧能
力は低下するため、最終的な出力電圧Ｖout も低下して
しまう。トランジスタＴr0〜Ｔr4のしきい値電圧Ｖt0〜
Ｖt4はトランジスタの構造のみに依存するのではなく、
ソース電位から見た基板バイアスにも依存する。このこ
とを、例えば、ＮＭＯＳトランジスタを例にとり説明す
る。ＮＭＯＳトランジスタにおいて、ソース電位よりも
基板電位が低い場合、換言すれば、基板電位よりもソー
ス電位が高い場合、電位差の絶対値が増大するに従っ
て、しきい値電圧は増大する。チャージポンプ回路にあ
っては、最終段に近いトランジスタほど、そのソースに
は高電圧が印加される。図２の例ではＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。
した出力電圧Ｖout から明らかなように、各トランジス
タＴr0〜Ｔr4のしきい値電圧Ｖt0〜Ｖt4が高いと昇圧能
力は低下するため、最終的な出力電圧Ｖout も低下して
しまう。トランジスタＴr0〜Ｔr4のしきい値電圧Ｖt0〜
Ｖt4はトランジスタの構造のみに依存するのではなく、
ソース電位から見た基板バイアスにも依存する。このこ
とを、例えば、ＮＭＯＳトランジスタを例にとり説明す
る。ＮＭＯＳトランジスタにおいて、ソース電位よりも
基板電位が低い場合、換言すれば、基板電位よりもソー
ス電位が高い場合、電位差の絶対値が増大するに従っ
て、しきい値電圧は増大する。チャージポンプ回路にあ
っては、最終段に近いトランジスタほど、そのソースに
は高電圧が印加される。図２の例ではＶM1＜ＶM2＜ＶM3
＜ＶM4の関係になる。
【００１０】ところで、図３に示した従来の半導体装置
にあっては、最終段に近いトランジスタほどしきい値電
圧が上昇する、いわゆる、基板バイアス効果が強く作用
し、それに伴って電流供給能力も低下するため、電荷が
著しく転送しにくくなるという問題があった。
にあっては、最終段に近いトランジスタほどしきい値電
圧が上昇する、いわゆる、基板バイアス効果が強く作用
し、それに伴って電流供給能力も低下するため、電荷が
著しく転送しにくくなるという問題があった。
【００１１】本発明は、上記の問題点を解決するために
なされたもので、基板バイアス効果による電流供給能力
の低下を補償するとともに、電荷転送能力の低下を抑制
することのできる半導体装置を提供することを目的とす
る。
なされたもので、基板バイアス効果による電流供給能力
の低下を補償するとともに、電荷転送能力の低下を抑制
することのできる半導体装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
になされた本発明は、ＭＯＳトランジスタに対する基板
バイアスの別の作用として、ソースとドレインの間の耐
圧が上昇する特性を利用し、その分だけ最終段に近いト
ランジスタのゲート長を短くしたもので、請求項１に記
載の半導体装置では、初段のＭＯＳトランジスタのゲー
ト長より終段のＭＯＳトランジスタのゲート長を短くし
たものである。つまり、図３に示した従来の半導体装置
を構成するトランジスタＴr0〜Ｔr4の各ゲート長Ｌg0〜
Ｌg4がＬg0＝Ｌg1＝Ｌg2＝Ｌg3＝Ｌg4の関係にあるのに
対して、基板バイアス効果が最も大きく現れる終段のゲ
ート長Ｌg4を初段のＭＯＳトランジスタのゲート長Ｌg0
より短くするという最も簡易な設計変更のみで電荷転送
能力の低下を抑制している。
になされた本発明は、ＭＯＳトランジスタに対する基板
バイアスの別の作用として、ソースとドレインの間の耐
圧が上昇する特性を利用し、その分だけ最終段に近いト
ランジスタのゲート長を短くしたもので、請求項１に記
載の半導体装置では、初段のＭＯＳトランジスタのゲー
ト長より終段のＭＯＳトランジスタのゲート長を短くし
たものである。つまり、図３に示した従来の半導体装置
を構成するトランジスタＴr0〜Ｔr4の各ゲート長Ｌg0〜
Ｌg4がＬg0＝Ｌg1＝Ｌg2＝Ｌg3＝Ｌg4の関係にあるのに
対して、基板バイアス効果が最も大きく現れる終段のゲ
ート長Ｌg4を初段のＭＯＳトランジスタのゲート長Ｌg0
より短くするという最も簡易な設計変更のみで電荷転送
能力の低下を抑制している。
【００１３】次に、請求項２に記載の半導体装置では、
直列接続された少なくとも一部の区間で、初段に近いＭ
ＯＳトランジスタのゲート長より初段から遠いＭＯＳト
ランジスタのゲート長を短くしたもので、基板バイアス
効果が大きく現れるもののゲート長をより短くするよう
な領域を広げるほど、電荷転送能力の低下をより大きく
抑制することができる。
直列接続された少なくとも一部の区間で、初段に近いＭ
ＯＳトランジスタのゲート長より初段から遠いＭＯＳト
ランジスタのゲート長を短くしたもので、基板バイアス
効果が大きく現れるもののゲート長をより短くするよう
な領域を広げるほど、電荷転送能力の低下をより大きく
抑制することができる。
【００１４】次に、請求項３に記載の半導体装置では、
終段に近い１つ又は複数のＭＯＳトランジスタのゲート
長を、これらのＭＯＳトランジスタよりも前段のＭＯＳ
トランジスタのゲート長より短くしたもので、これは基
板バイアス効果が大きく現れる範囲でゲート長を短くす
るだけで電荷転送能力の低下を大きく抑制する。
終段に近い１つ又は複数のＭＯＳトランジスタのゲート
長を、これらのＭＯＳトランジスタよりも前段のＭＯＳ
トランジスタのゲート長より短くしたもので、これは基
板バイアス効果が大きく現れる範囲でゲート長を短くす
るだけで電荷転送能力の低下を大きく抑制する。
【００１５】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の一実施の形態を示す部分断面図であ
り、図２を用いて説明したチャージポンプ回路を構成す
る要素のうち、特に、ＭＯＳトランジスタＴr0〜Ｔr4に
関連する部分を詳細に示した断面図であり、図中、従来
装置を示す図３と同一の要素には同一の符号を付してそ
の説明を省略する。ここでは、トランジスタＴr0〜Ｔr4
の各ゲート長Ｌg0〜Ｌg4の間にＬg0＞Ｌg1＞Ｌg2＞Ｌg3
＞Ｌg4の関係になるように構成した点が図３と異なるだ
けで、これ以外は全て図３と同一に構成されている。
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の一実施の形態を示す部分断面図であ
り、図２を用いて説明したチャージポンプ回路を構成す
る要素のうち、特に、ＭＯＳトランジスタＴr0〜Ｔr4に
関連する部分を詳細に示した断面図であり、図中、従来
装置を示す図３と同一の要素には同一の符号を付してそ
の説明を省略する。ここでは、トランジスタＴr0〜Ｔr4
の各ゲート長Ｌg0〜Ｌg4の間にＬg0＞Ｌg1＞Ｌg2＞Ｌg3
＞Ｌg4の関係になるように構成した点が図３と異なるだ
けで、これ以外は全て図３と同一に構成されている。
【００１６】以下、従来装置と構成を異にする部分を中
心にしてその動作を説明する。図１に示したトランジス
タＴr0〜Ｔr4のソース電圧は、最終段に近くなるほど徐
々に高くなり、接続点の電位はＶM1＜ＶM2＜ＶM3＜ＶM4
の関係になる。このため、基板バイアス効果によるしき
い値電圧の上昇によって、最終段に向かうほど昇圧能力
は低下し、トランジスタのソース電圧とドレイン電圧と
の差は小さくなる。
心にしてその動作を説明する。図１に示したトランジス
タＴr0〜Ｔr4のソース電圧は、最終段に近くなるほど徐
々に高くなり、接続点の電位はＶM1＜ＶM2＜ＶM3＜ＶM4
の関係になる。このため、基板バイアス効果によるしき
い値電圧の上昇によって、最終段に向かうほど昇圧能力
は低下し、トランジスタのソース電圧とドレイン電圧と
の差は小さくなる。
【００１７】この実施形態はこのことを考慮してトラン
ジスタＴr0〜Ｔr4の各ゲート長を徐々に短くして、すな
わち、Ｌg0＞Ｌg1＞Ｌg2＞Ｌg3＞Ｌg4の関係を持たせる
ことで、基板バイアス効果に伴う電流供給能力の低下を
補償し、電荷転送能力の低下を抑制している。
ジスタＴr0〜Ｔr4の各ゲート長を徐々に短くして、すな
わち、Ｌg0＞Ｌg1＞Ｌg2＞Ｌg3＞Ｌg4の関係を持たせる
ことで、基板バイアス効果に伴う電流供給能力の低下を
補償し、電荷転送能力の低下を抑制している。
【００１８】基板バイアス効果によるソース・ドレイン
間耐圧の上昇と、ソース・ドレイン間電圧の低下とを互
いに補償し合うように初段から最終段に向かって次第に
ゲート長を短くすることが最も効果があるといえるが、
特に基板バイアス効果を強く受ける最終段に近い数段分
のゲート長のみを短くしても、十分な効果が得られ、極
端な場合として最終段のゲート長のみを短くしても相応
の効果が得られる。
間耐圧の上昇と、ソース・ドレイン間電圧の低下とを互
いに補償し合うように初段から最終段に向かって次第に
ゲート長を短くすることが最も効果があるといえるが、
特に基板バイアス効果を強く受ける最終段に近い数段分
のゲート長のみを短くしても、十分な効果が得られ、極
端な場合として最終段のゲート長のみを短くしても相応
の効果が得られる。
【００１９】なお、上記実施の形態では同一のウエル２
内に全てのトランジスタＴr0〜Ｔr4を形成したが、トラ
ンジスタＴr0〜Ｔr4を異なるウエルに分けて構成するも
のにも本発明を適用することができる。
内に全てのトランジスタＴr0〜Ｔr4を形成したが、トラ
ンジスタＴr0〜Ｔr4を異なるウエルに分けて構成するも
のにも本発明を適用することができる。
【００２０】また、上記実施の形態では、ＮＭＯＳトラ
ンジスタをダイオード接続して出力電圧Ｖoutとして正
の高電圧を発生するチャージポンプ回路を備える半導体
装置について説明したが、本発明はこれに適用を限定さ
れるものではなく、例えば、ＰＭＯＳトランジスタをダ
イオード接続して負の高電圧を発生するチャージポンプ
回路を備える半導体装置にも適用することができる。
ンジスタをダイオード接続して出力電圧Ｖoutとして正
の高電圧を発生するチャージポンプ回路を備える半導体
装置について説明したが、本発明はこれに適用を限定さ
れるものではなく、例えば、ＰＭＯＳトランジスタをダ
イオード接続して負の高電圧を発生するチャージポンプ
回路を備える半導体装置にも適用することができる。
【図１】本発明に係る半導体装置の一実施の形態を示す
部分断面図である。
部分断面図である。
【図２】本発明に係る半導体装置が備えるチャージポン
プ回路の概略構成図である。
プ回路の概略構成図である。
【図３】図２に示すチャージポンプ回路を備える従来の
半導体装置の構成を示す部分断面図である。
半導体装置の構成を示す部分断面図である。
１ 半導体基板
２ ウエル
３ ゲート絶縁膜
４０〜４５ ソース（ドレイン）
５０〜５４ ゲート電極
Ｍ0 〜Ｍ4 接続点
Ｌg1〜Ｌg4 ゲート長
Claims (3)
- 【請求項１】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタが形成される半
導体装置において、 初段の前記ＭＯＳトランジスタのゲート長より終段の前
記ＭＯＳトランジスタのゲート長を短くしたことを特徴
とする半導体装置。 - 【請求項２】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタが形成される半
導体装置において、 直列接続された少なくとも一部の区間で、初段に近い前
記ＭＯＳトランジスタのゲート長より初段から遠い前記
ＭＯＳトランジスタのゲート長を短くしたことを特徴と
する半導体装置。 - 【請求項３】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素としてゲートをドレインに接続す
ることによりダイオード素子として機能し、かつ、直列
に接続された複数のＭＯＳトランジスタが形成される半
導体装置において、 終段に近い１つ又は複数の前記ＭＯＳトランジスタのゲ
ート長を、これらのＭＯＳトランジスタよりも前段のＭ
ＯＳトランジスタのゲート長より短くしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001238997A JP2003051550A (ja) | 2001-08-07 | 2001-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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- 2001-08-07 JP JP2001238997A patent/JP2003051550A/ja active Pending
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