JPH06276729A - 昇圧回路 - Google Patents
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- JPH06276729A JPH06276729A JP5832093A JP5832093A JPH06276729A JP H06276729 A JPH06276729 A JP H06276729A JP 5832093 A JP5832093 A JP 5832093A JP 5832093 A JP5832093 A JP 5832093A JP H06276729 A JPH06276729 A JP H06276729A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H—ELECTRICITY
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters
Abstract
(57)【要約】
【目的】バックバイアス効果を相殺でき、回路面積およ
び消費電力の増大の防止、クロック発生回路の複雑化の
防止、並びに電流能力の低下を防止できる昇圧回路を実
現する。 【構成】昇圧段を、ｐ形半導体基板に形成され、所定電
位にバイアスされたｎウェル内に形成されたｐウェル内
に、電荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝
達用ｎＭＯＳトランジスタＮＴＢを形成して構成し、昇
圧時に上昇する電荷運搬用ｎＭＯＳトランジスタＮＴの
ソース電圧を電圧伝達用ｎＭＯＳトランジスタＮＴＢを
介して基板、すなわちｐウェルに伝達するように構成す
ることにより、バックバイアス効果を抑止する
び消費電力の増大の防止、クロック発生回路の複雑化の
防止、並びに電流能力の低下を防止できる昇圧回路を実
現する。 【構成】昇圧段を、ｐ形半導体基板に形成され、所定電
位にバイアスされたｎウェル内に形成されたｐウェル内
に、電荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝
達用ｎＭＯＳトランジスタＮＴＢを形成して構成し、昇
圧時に上昇する電荷運搬用ｎＭＯＳトランジスタＮＴの
ソース電圧を電圧伝達用ｎＭＯＳトランジスタＮＴＢを
介して基板、すなわちｐウェルに伝達するように構成す
ることにより、バックバイアス効果を抑止する
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置などに
用いられる昇圧回路に関するものである。
用いられる昇圧回路に関するものである。
【０００２】
【従来の技術】半導体記憶装置、たとえばフラッシュメ
モリには、５Ｖなどの基準電源電圧を１２〜２０Ｖの高
電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させて
所定の機能ブロックに供給する昇圧回路が設けられてい
る。
モリには、５Ｖなどの基準電源電圧を１２〜２０Ｖの高
電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させて
所定の機能ブロックに供給する昇圧回路が設けられてい
る。
【０００３】図１０は、たとえば＋５Ｖの電源電圧を昇
圧して２０Ｖの出力を得る、一般的な正電圧の昇圧回路
を示す回路図である。図１０において、ＶCCは電源電
圧、ＮＴ0 〜ＮＴ4 はｎチャネルＭＯＳ(MetalOxide Se
miconductor) トランジスタ（以下、ｎＭＯＳトランジ
スタという）、Ｃ1 〜Ｃ4 はポンピング用キャパシタ、
ＮＤ0 〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は
出力信号、φ，φ は互いに相補的なレベルをとるクロ
ック信号をそれぞれ示している。
圧して２０Ｖの出力を得る、一般的な正電圧の昇圧回路
を示す回路図である。図１０において、ＶCCは電源電
圧、ＮＴ0 〜ＮＴ4 はｎチャネルＭＯＳ(MetalOxide Se
miconductor) トランジスタ（以下、ｎＭＯＳトランジ
スタという）、Ｃ1 〜Ｃ4 はポンピング用キャパシタ、
ＮＤ0 〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は
出力信号、φ，φ は互いに相補的なレベルをとるクロ
ック信号をそれぞれ示している。
【０００４】ｎＭＯＳトランジスタＮＴ0 〜ＮＴ4 は縦
続接続され、ｎＭＯＳトランジスタＮＴ0 のドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0 のドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0 のソースとｎＭＯＳトランジスタＮＴ1 のドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1 のソースとｎＭＯＳトランジスタＮＴ2 のドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2 のソースとｎＭＯＳトランジスタＮＴ3
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3 のソースとｎＭＯＳトランジスタ
ＮＴ4 のドレインとの接続中点によりノードＮＤ 4 がそ
れぞれ構成されている。
続接続され、ｎＭＯＳトランジスタＮＴ0 のドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0 のドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0 のソースとｎＭＯＳトランジスタＮＴ1 のドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1 のソースとｎＭＯＳトランジスタＮＴ2 のドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2 のソースとｎＭＯＳトランジスタＮＴ3
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3 のソースとｎＭＯＳトランジスタ
ＮＴ4 のドレインとの接続中点によりノードＮＤ 4 がそ
れぞれ構成されている。
【０００５】また、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ4 は、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
Ｔ4 は、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
【０００６】ノードＮＤ1 〜ＮＤ4 はポンピング用キャ
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
【０００７】クロック信号φおよびφ は、図１１に示
すように、電源電圧ＶCCレベルと「０」Ｖレベルとを所
定周期で交互にとる相補的信号である。したがって、ク
ロック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ
3 の容量結合によりノードＮＤ1 およびＮＤ3 が、たと
えば電圧ＶC 分昇圧され（たたき上げられ）、このとき
クロック信号φ は「０」ＶであることからノードＮＤ
2 およびＮＤ4 は引き下げ（たたき下げ）られる。一
方、クロック信号φが「０」ＶレベルのときはノードＮ
Ｄ1 およびＮＤ3 はたたき下げられ、このときクロック
信号φ はＶCCレベルであることから、キャパシタ
Ｃ2 ，Ｃ4 の容量結合によりノードＮＤ2 およびＮＤ4
が電圧ＶC 分たたき上げられる。
すように、電源電圧ＶCCレベルと「０」Ｖレベルとを所
定周期で交互にとる相補的信号である。したがって、ク
ロック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ
3 の容量結合によりノードＮＤ1 およびＮＤ3 が、たと
えば電圧ＶC 分昇圧され（たたき上げられ）、このとき
クロック信号φ は「０」ＶであることからノードＮＤ
2 およびＮＤ4 は引き下げ（たたき下げ）られる。一
方、クロック信号φが「０」ＶレベルのときはノードＮ
Ｄ1 およびＮＤ3 はたたき下げられ、このときクロック
信号φ はＶCCレベルであることから、キャパシタ
Ｃ2 ，Ｃ4 の容量結合によりノードＮＤ2 およびＮＤ4
が電圧ＶC 分たたき上げられる。
【０００８】図１２は、図１０の正の昇圧回路における
ノードＮＤ1 およびＮＤ2 が昇圧される過程を示す波形
図である。図１２に示すように、図１０の昇圧回路で
は、相補的レベルをとるクロック信号φ，φ をポンピ
ング用キャパシタＣ1 〜Ｃ4 に入力させることにより、
出力側に向かって電流が流れ、キャパシタＣ1 〜Ｃ4 の
電荷が順次運ばれる。
ノードＮＤ1 およびＮＤ2 が昇圧される過程を示す波形
図である。図１２に示すように、図１０の昇圧回路で
は、相補的レベルをとるクロック信号φ，φ をポンピ
ング用キャパシタＣ1 〜Ｃ4 に入力させることにより、
出力側に向かって電流が流れ、キャパシタＣ1 〜Ｃ4 の
電荷が順次運ばれる。
【０００９】具体的には、図中に示すａ期間では、クロ
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧Ｖ C が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧Ｖ C が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
【００１０】次のｂ期間では、クロック信号φが「０」
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
【００１１】ノードＮＤ2 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
【００１２】以上の動作と同様の動作が繰り返されて、
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
【００１３】この昇圧回路で、たとえばｎＭＯＳトラン
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
【００１４】したがって、電流ｉ1 が流れて電荷が運ば
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
【００１５】この条件を満たす図１０の回路は、相補的
クロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の
電荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUTに順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
クロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の
電荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUTに順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
【００１６】図１３は、負の高電圧を得る一般的な負の
昇圧回路を示す回路図である。この回路が、図１０の正
の昇圧回路と異なる点は、ｎＭＯＳトランジスタＮＴ 0
〜ＮＴ4 の代わりにｐＭＯＳトランジスタＰＴ0 〜ＰＴ
4 を用い、かつ、ノードＮＤ0 を電源電圧ＶCCの代わり
接地したことにある。
昇圧回路を示す回路図である。この回路が、図１０の正
の昇圧回路と異なる点は、ｎＭＯＳトランジスタＮＴ 0
〜ＮＴ4 の代わりにｐＭＯＳトランジスタＰＴ0 〜ＰＴ
4 を用い、かつ、ノードＮＤ0 を電源電圧ＶCCの代わり
接地したことにある。
【００１７】この負の昇圧回路の場合には、電流は出力
側から接地に向かって流れ、クロック信号φ，φ のキ
ャパシタＣ1 〜Ｃ4 への入力に伴う電荷シフトが行わ
れ、出力端子ＴOUT に負の電圧が徐々に蓄積されて、負
の高電圧出力ＶOUT が得られる。
側から接地に向かって流れ、クロック信号φ，φ のキ
ャパシタＣ1 〜Ｃ4 への入力に伴う電荷シフトが行わ
れ、出力端子ＴOUT に負の電圧が徐々に蓄積されて、負
の高電圧出力ＶOUT が得られる。
【００１８】
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタのしきい値電圧Ｖthは、ソース電圧が上昇する
と増大するという、いわゆるバックバイアス効果の影響
を受ける。ここで、基板電圧＝ソース電圧＝０Ｖのとき
のしきい値電圧Ｖthを「０．８Ｖ」とすると、ソース電
圧が１０数Ｖのときのしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、電圧が高くなる
に従って１段当たりの効率が悪くなるという問題があ
る。
ンジスタのしきい値電圧Ｖthは、ソース電圧が上昇する
と増大するという、いわゆるバックバイアス効果の影響
を受ける。ここで、基板電圧＝ソース電圧＝０Ｖのとき
のしきい値電圧Ｖthを「０．８Ｖ」とすると、ソース電
圧が１０数Ｖのときのしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、電圧が高くなる
に従って１段当たりの効率が悪くなるという問題があ
る。
【００１９】上述の式(3) において、バックバイアス効
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとして、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとして、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
【００２０】従来、このバックバイアス効果による影響
を避けるために、たとえば図１０のｎＭＯＳトランジス
タＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタ
のしきい値電圧Ｖthを下げ、０Ｖとするなどの対策がな
されている。しかし、この対策では、製造プロセスが煩
雑になるなどの問題がある。
を避けるために、たとえば図１０のｎＭＯＳトランジス
タＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタ
のしきい値電圧Ｖthを下げ、０Ｖとするなどの対策がな
されている。しかし、この対策では、製造プロセスが煩
雑になるなどの問題がある。
【００２１】また、バックバイアス効果による影響を避
けるために、「文献；IEEE JOURNALOF SOLID-STATE CIR
CUITS.VOL.27.NO.11,1992,pp1540 〜1546」の図５（Fi
g.5）および図７（Fig.7 ）に示されているような、バ
ックバイアス効果によりしきい値電圧Ｖthが増大した
分、ゲート電圧を上げるように構成した昇圧回路も提案
されている。
けるために、「文献；IEEE JOURNALOF SOLID-STATE CIR
CUITS.VOL.27.NO.11,1992,pp1540 〜1546」の図５（Fi
g.5）および図７（Fig.7 ）に示されているような、バ
ックバイアス効果によりしきい値電圧Ｖthが増大した
分、ゲート電圧を上げるように構成した昇圧回路も提案
されている。
【００２２】図１４は、この文献の図７に記載されてい
る正の昇圧回路を示す回路図である。この回路は、図１
０の回路に加えて、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ3のゲートにゲート昇圧用のキャパシタＣＧ1 〜ＣＧ
4 が接続され、各ノードＮＤ 0 〜ＮＤ3 とｎＭＯＳトラ
ンジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭＯＳトラ
ンジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、かつ、各
ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲートが一
つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構成されて
いる。
る正の昇圧回路を示す回路図である。この回路は、図１
０の回路に加えて、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ3のゲートにゲート昇圧用のキャパシタＣＧ1 〜ＣＧ
4 が接続され、各ノードＮＤ 0 〜ＮＤ3 とｎＭＯＳトラ
ンジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭＯＳトラ
ンジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、かつ、各
ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲートが一
つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構成されて
いる。
【００２３】この回路を動作させるためには、図１５に
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
ポンピング用キャパシタＣ1 ，Ｃ3 にクロック信号φ3
が、キャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞ
れ入力され、ゲートポンピング用キャパシタＣＧ1 ，Ｃ
Ｇ3 にクロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4
にクロック信号φ4 がそれぞれ入力される。
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
ポンピング用キャパシタＣ1 ，Ｃ3 にクロック信号φ3
が、キャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞ
れ入力され、ゲートポンピング用キャパシタＣＧ1 ，Ｃ
Ｇ3 にクロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4
にクロック信号φ4 がそれぞれ入力される。
【００２４】ここで、簡単のため、たとえばクロック信
号φ1 がＶCCレベルでキャパシタＣ 2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ 3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
号φ1 がＶCCレベルでキャパシタＣ 2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ 3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
【００２５】次に、クロック信号φ1 が「０」Ｖに、ク
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ 2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ 2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
【００２６】しかしながら、図１４の回路は、以下に示
すような問題がある。すなわち、出力電圧より高い電圧
がｎＭＯＳトランジスタのゲートにかかるので、過度状
態などを考慮して、ゲート耐圧をその分大きくとる必要
がある。したがって、ゲート酸化膜を厚くするなどの処
理が必要である。また、４相のクロック信号φ1 〜φ4
を用いることから、クロック発生回路が複雑となり、ま
たゲートポンピング用キャパシタＣＧ1 〜ＣＧ4 が必要
なため、回路面積および消費電力の増大を招く。各ノー
ドのポンピング用キャパシタと寄生容量との比が悪くな
るので、低電圧源での動作は困難である。すなわち、ゲ
ートを昇圧する最大電圧は、電源電圧×上記容量比であ
るから、電源電圧を２．５Ｖとして容量比８０％として
も２．０Ｖが限界となるため、バックバイアス効果によ
るしきい値電圧Ｖth増大分を相殺することができない。
また、いわゆるノン・オーバーラップ型４相パルスであ
るので、周波数をあまり高くすることができず、ひいて
は電流能力を低下させる。
すような問題がある。すなわち、出力電圧より高い電圧
がｎＭＯＳトランジスタのゲートにかかるので、過度状
態などを考慮して、ゲート耐圧をその分大きくとる必要
がある。したがって、ゲート酸化膜を厚くするなどの処
理が必要である。また、４相のクロック信号φ1 〜φ4
を用いることから、クロック発生回路が複雑となり、ま
たゲートポンピング用キャパシタＣＧ1 〜ＣＧ4 が必要
なため、回路面積および消費電力の増大を招く。各ノー
ドのポンピング用キャパシタと寄生容量との比が悪くな
るので、低電圧源での動作は困難である。すなわち、ゲ
ートを昇圧する最大電圧は、電源電圧×上記容量比であ
るから、電源電圧を２．５Ｖとして容量比８０％として
も２．０Ｖが限界となるため、バックバイアス効果によ
るしきい値電圧Ｖth増大分を相殺することができない。
また、いわゆるノン・オーバーラップ型４相パルスであ
るので、周波数をあまり高くすることができず、ひいて
は電流能力を低下させる。
【００２７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、バックバイアス効果を相殺で
き、回路面積および消費電力の増大の防止、クロック発
生回路の複雑化の防止、並びに電流能力の低下を防止で
きる昇圧回路を提供することにある。
のであり、その目的は、バックバイアス効果を相殺で
き、回路面積および消費電力の増大の防止、クロック発
生回路の複雑化の防止、並びに電流能力の低下を防止で
きる昇圧回路を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、昇圧用素子に接続され相補的に昇圧さ
れる第１のノードと第２のノードとを作動的に接続する
第１のトランジスタと、第２のノードと上記第１のトラ
ンジスタの基板ウェルとを作動的に接続する第２のトラ
ンジスタとを有し、上記第１のノードが上記第１のトラ
ンジスタのゲートおよび上記第２のトランジスタのゲー
トに接続され、上記第１のトランジスタの基板ウェルと
第２のトランジスタの基板ウェルとが接続されている。
め、本発明では、昇圧用素子に接続され相補的に昇圧さ
れる第１のノードと第２のノードとを作動的に接続する
第１のトランジスタと、第２のノードと上記第１のトラ
ンジスタの基板ウェルとを作動的に接続する第２のトラ
ンジスタとを有し、上記第１のノードが上記第１のトラ
ンジスタのゲートおよび上記第２のトランジスタのゲー
トに接続され、上記第１のトランジスタの基板ウェルと
第２のトランジスタの基板ウェルとが接続されている。
【００２９】本発明では、昇圧用素子に接続され相補的
に昇圧される第１のノードと第２のノードとを作動的に
接続する第１のトランジスタと、上記第１のノードと上
記第１のトランジスタの基板ウェルとを作動的に接続す
る第２のトランジスタとを有し、上記第１のノードが上
記第１のトランジスタのゲートに接続され、上記第２の
ノードが上記第２のトランジスタのゲートに接続され、
上記第１のトランジスタの基板ウェルと第２のトランジ
スタの基板ウェルとが接続されている。
に昇圧される第１のノードと第２のノードとを作動的に
接続する第１のトランジスタと、上記第１のノードと上
記第１のトランジスタの基板ウェルとを作動的に接続す
る第２のトランジスタとを有し、上記第１のノードが上
記第１のトランジスタのゲートに接続され、上記第２の
ノードが上記第２のトランジスタのゲートに接続され、
上記第１のトランジスタの基板ウェルと第２のトランジ
スタの基板ウェルとが接続されている。
【００３０】本発明では、所定電位にバイアスされた第
１の導電形半導体領域からなる第１の基板ウェルと、第
１の基板ウェル中に形成された第２の導電形半導体領域
からなる第２の基板ウェルと、第２の基板ウェル内に形
成された少なくとも三つの第１の導電形素子側拡散層か
らなる第１、第２、第３および第４の素子側拡散層と、
第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、上記第１および第
２の素子側拡散層間上に形成された第１のゲート電極
と、上記第３および第４の素子側拡散層間上に形成され
た第２のゲート電極とを有し、上記第１の素子側拡散層
が上記第１および第２のゲート電極に接続され、上記第
２の素子側拡散層が上記第３の素子側拡散層に接続さ
れ、上記第４の素子側拡散層が上記第５の素子側拡散層
に接続されている。
１の導電形半導体領域からなる第１の基板ウェルと、第
１の基板ウェル中に形成された第２の導電形半導体領域
からなる第２の基板ウェルと、第２の基板ウェル内に形
成された少なくとも三つの第１の導電形素子側拡散層か
らなる第１、第２、第３および第４の素子側拡散層と、
第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、上記第１および第
２の素子側拡散層間上に形成された第１のゲート電極
と、上記第３および第４の素子側拡散層間上に形成され
た第２のゲート電極とを有し、上記第１の素子側拡散層
が上記第１および第２のゲート電極に接続され、上記第
２の素子側拡散層が上記第３の素子側拡散層に接続さ
れ、上記第４の素子側拡散層が上記第５の素子側拡散層
に接続されている。
【００３１】本発明では、所定電位にバイアスされた第
１の導電形半導体領域からなる第１の基板ウェルと、第
１の基板ウェル中に形成された第２の導電形半導体領域
からなる第２の基板ウェルと、第２の基板ウェル内に形
成された少なくとも三つの第１の導電形素子側拡散層か
らなる第１、第２、第３および第４の素子側拡散層と、
第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、上記第１および第
２の素子側拡散層間上に形成された第１のゲート電極
と、上記第３および第４の素子側拡散層間上に形成され
た第２のゲート電極とを有し、上記第１の素子側拡散層
が上記第３の素子側拡散層および第１のゲート電極に接
続され、上記第２の素子側拡散層が上記第２のゲート電
極に接続され、上記第４の素子側拡散層が上記第５の素
子側拡散層に接続されている。
１の導電形半導体領域からなる第１の基板ウェルと、第
１の基板ウェル中に形成された第２の導電形半導体領域
からなる第２の基板ウェルと、第２の基板ウェル内に形
成された少なくとも三つの第１の導電形素子側拡散層か
らなる第１、第２、第３および第４の素子側拡散層と、
第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、上記第１および第
２の素子側拡散層間上に形成された第１のゲート電極
と、上記第３および第４の素子側拡散層間上に形成され
た第２のゲート電極とを有し、上記第１の素子側拡散層
が上記第３の素子側拡散層および第１のゲート電極に接
続され、上記第２の素子側拡散層が上記第２のゲート電
極に接続され、上記第４の素子側拡散層が上記第５の素
子側拡散層に接続されている。
【００３２】本発明では、上記第１の導電形はｎ形に設
定され、上記第２の導電形はｐ形に設定されている。
定され、上記第２の導電形はｐ形に設定されている。
【００３３】
【作用】本発明によれば、たとえば、昇圧用素子により
第１のノードが昇圧され、第２のノードがたたき下げら
れると、第１のノードが昇圧されたことに伴い、第１の
トランジスタのゲートに高い電圧が印加されるため、第
１のトランジスタはオン状態となり、第１のノードから
第２のノードに向かって電流が流れ、たとえば昇圧用素
子の電荷が第２のノードに運ばれる。これに伴い、第２
のノードの電圧は、徐々に上昇する。このとき、昇圧さ
れた第１のノードの高い電圧が第２のトランジスタのゲ
ートに印加されることから、第２のトランジスタはオン
状態となる。その結果、第２のノードの電圧と基板ウェ
ルの電圧とは同レベルとなる。ここで、第１のノードが
たたき下げられ、第２のノードがたき上げられると、第
２のノードの電圧は、昇圧用素子で昇圧される電圧に電
流の流入より上昇した電圧(+) α分を加えた値となる。
これにより、第１のトランジスタおよび第２のトランジ
スタは、ゲート電圧が下がることからオフ状態となり電
流は流れなくなる。また、第２のトランジスタの基板ウ
ェルとの接続端側電圧は、第２のトランジスタのゲート
電圧、すなわち第１のノード電圧としきい値電圧Ｖthと
の差電圧となる。このときの第２のトランジスタの接続
端側電圧と基板ウェルとの電圧は等しいことから、第１
のトランジスタのしきい値電圧Ｖthはバックバイアス効
果の影響をほとんど受けることがない。
第１のノードが昇圧され、第２のノードがたたき下げら
れると、第１のノードが昇圧されたことに伴い、第１の
トランジスタのゲートに高い電圧が印加されるため、第
１のトランジスタはオン状態となり、第１のノードから
第２のノードに向かって電流が流れ、たとえば昇圧用素
子の電荷が第２のノードに運ばれる。これに伴い、第２
のノードの電圧は、徐々に上昇する。このとき、昇圧さ
れた第１のノードの高い電圧が第２のトランジスタのゲ
ートに印加されることから、第２のトランジスタはオン
状態となる。その結果、第２のノードの電圧と基板ウェ
ルの電圧とは同レベルとなる。ここで、第１のノードが
たたき下げられ、第２のノードがたき上げられると、第
２のノードの電圧は、昇圧用素子で昇圧される電圧に電
流の流入より上昇した電圧(+) α分を加えた値となる。
これにより、第１のトランジスタおよび第２のトランジ
スタは、ゲート電圧が下がることからオフ状態となり電
流は流れなくなる。また、第２のトランジスタの基板ウ
ェルとの接続端側電圧は、第２のトランジスタのゲート
電圧、すなわち第１のノード電圧としきい値電圧Ｖthと
の差電圧となる。このときの第２のトランジスタの接続
端側電圧と基板ウェルとの電圧は等しいことから、第１
のトランジスタのしきい値電圧Ｖthはバックバイアス効
果の影響をほとんど受けることがない。
【００３４】本発明によれば、第１のノードと基板ウェ
ルとが第２のトランジスタにより作動的に接続され、第
２のノードが第２のトランジスタのゲートに接続された
構成においても、良好にバックバイアス効果の影響が回
避される。
ルとが第２のトランジスタにより作動的に接続され、第
２のノードが第２のトランジスタのゲートに接続された
構成においても、良好にバックバイアス効果の影響が回
避される。
【００３５】
【実施例】図１は、本発明に係る昇圧回路の第１の実施
例を示す回路図であって、従来例を示す図１０と同一構
成部分は同一符号をもって表す。すなわち、ＮＴ0W〜Ｎ
Ｔ4Wは電荷運搬用ｎＭＯＳトランジスタ、ＮＴＢ0W〜Ｎ
ＴＢ4Wは電圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜Ｎ
Ｄ5 はノード、Ｃ1 〜Ｃ 4 はノードポンピング用キャパ
シタ、ＶCCは電源電圧、ＴOUT は出力端子、ＶOU T は出
力電圧、φ，φ は互いに相補的レベルをとるクロック
信号をそれぞれ示している。
例を示す回路図であって、従来例を示す図１０と同一構
成部分は同一符号をもって表す。すなわち、ＮＴ0W〜Ｎ
Ｔ4Wは電荷運搬用ｎＭＯＳトランジスタ、ＮＴＢ0W〜Ｎ
ＴＢ4Wは電圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜Ｎ
Ｄ5 はノード、Ｃ1 〜Ｃ 4 はノードポンピング用キャパ
シタ、ＶCCは電源電圧、ＴOUT は出力端子、ＶOU T は出
力電圧、φ，φ は互いに相補的レベルをとるクロック
信号をそれぞれ示している。
【００３６】本回路に用いられているｎＭＯＳトランジ
スタＮＴ0W〜ＮＴ4W，ＮＴＢ0W〜ＮＴＢ4Wは、いわゆる
ウェル・イン・ウェル(Well In Well ；二重ウェル）構
造の同一ｐウェル内に形成されている。ここで、ウェル
・イン・ウェル構造の基本的構成について説明する。
スタＮＴ0W〜ＮＴ4W，ＮＴＢ0W〜ＮＴＢ4Wは、いわゆる
ウェル・イン・ウェル(Well In Well ；二重ウェル）構
造の同一ｐウェル内に形成されている。ここで、ウェル
・イン・ウェル構造の基本的構成について説明する。
【００３７】図２は、本実施例で採用したウェル・イン
・ウェル構造の基本構成を模式的に示すもので、同図
（ａ）は簡略断面図、同図（ｂ）はウェル・イン・ウェ
ル構造をとるｎＭＯＳトランジスタを回路記号を用いて
表した図である。図２（ａ）において、１はｐ形半導体
基板、２はｎウェル、３はｐウェル、４〜６はｎ+ 拡散
層、７はｐ+ 拡散層、８はゲート電極をそれぞれ示して
いる。
・ウェル構造の基本構成を模式的に示すもので、同図
（ａ）は簡略断面図、同図（ｂ）はウェル・イン・ウェ
ル構造をとるｎＭＯＳトランジスタを回路記号を用いて
表した図である。図２（ａ）において、１はｐ形半導体
基板、２はｎウェル、３はｐウェル、４〜６はｎ+ 拡散
層、７はｐ+ 拡散層、８はゲート電極をそれぞれ示して
いる。
【００３８】本構成は、接地された単結晶シリコン基板
などで構成される半導体基板１の表面に、基板側拡散層
であるｎウェル２が形成され、ｎウェル２の表面にはｎ
+ 拡散層４が形成されている。さらに、本構成では、ｎ
ウェル２内にｐウェル３が形成されている。ｐウェル３
内の表面には素子側拡散層であるｎ+ 拡散層５，６およ
び取り出し電極用のｐ + 拡散層７が形成されている。そ
して、ｎ+ 拡散層５，６およびゲート電極８によりｎＭ
ＯＳトランジスタが構成され、たとえばｎ+ 拡散層５が
ドレインとして機能し、ｎ+ 拡散層６がソースとして機
能する。
などで構成される半導体基板１の表面に、基板側拡散層
であるｎウェル２が形成され、ｎウェル２の表面にはｎ
+ 拡散層４が形成されている。さらに、本構成では、ｎ
ウェル２内にｐウェル３が形成されている。ｐウェル３
内の表面には素子側拡散層であるｎ+ 拡散層５，６およ
び取り出し電極用のｐ + 拡散層７が形成されている。そ
して、ｎ+ 拡散層５，６およびゲート電極８によりｎＭ
ＯＳトランジスタが構成され、たとえばｎ+ 拡散層５が
ドレインとして機能し、ｎ+ 拡散層６がソースとして機
能する。
【００３９】図２（ｂ）は、上述したように、このよう
なウェル・イン・ウェル構造をとるｎＭＯＳトランジス
タを回路記号を用いて表したものであり、図１において
も図２（ｂ）と同様の記号を用いて表している。
なウェル・イン・ウェル構造をとるｎＭＯＳトランジス
タを回路記号を用いて表したものであり、図１において
も図２（ｂ）と同様の記号を用いて表している。
【００４０】図１の回路においては、ｎＭＯＳトランジ
スタＮＴ0WとＮＴＢ0W、ＮＴ1WとＮＴＢ1W、ＮＴ2WとＮ
ＴＢ2W、ＮＴ3WとＮＴＢ3WおよびＮＴ4WとＮＴＢ4Wと
が、同一のｐウェル３内にそれぞれ形成されている。
スタＮＴ0WとＮＴＢ0W、ＮＴ1WとＮＴＢ1W、ＮＴ2WとＮ
ＴＢ2W、ＮＴ3WとＮＴＢ3WおよびＮＴ4WとＮＴＢ4Wと
が、同一のｐウェル３内にそれぞれ形成されている。
【００４１】図３はこの構造を模式的に示したものであ
る。図１の回路は、たとえば図３に示すように、一つの
ｐウェル３内に三つのｎ+拡散層５，６ａ，６ｂおよび
一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５および６
ａ間上、並びにｎ+ 拡散層６ａおよび６ｂ間上にゲート
電極８ａ，８ｂが形成されて、電荷運搬用ｎＭＯＳトラ
ンジスタＮＴと電圧伝達用ｎＭＯＳトランジスタＮＴＢ
とが構成され、電圧伝達用ｎＭＯＳトランジスタＮＴＢ
を構成するｎ + 拡散層６ｂとｐ+ 拡散層７とが接続され
て、１昇圧段が構成されている。このような、ｐウェル
３がｎウェル２内に選択酸化素子分離領域９を介して五
つ形成され、また、ｎウェル２のｎ+ 拡散層４が所定電
位に保持される端子、たとえば出力端子ＴOUT に接続さ
れて、図１の回路のポンピング用キャパシタを除く主要
部が構成される。
る。図１の回路は、たとえば図３に示すように、一つの
ｐウェル３内に三つのｎ+拡散層５，６ａ，６ｂおよび
一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５および６
ａ間上、並びにｎ+ 拡散層６ａおよび６ｂ間上にゲート
電極８ａ，８ｂが形成されて、電荷運搬用ｎＭＯＳトラ
ンジスタＮＴと電圧伝達用ｎＭＯＳトランジスタＮＴＢ
とが構成され、電圧伝達用ｎＭＯＳトランジスタＮＴＢ
を構成するｎ + 拡散層６ｂとｐ+ 拡散層７とが接続され
て、１昇圧段が構成されている。このような、ｐウェル
３がｎウェル２内に選択酸化素子分離領域９を介して五
つ形成され、また、ｎウェル２のｎ+ 拡散層４が所定電
位に保持される端子、たとえば出力端子ＴOUT に接続さ
れて、図１の回路のポンピング用キャパシタを除く主要
部が構成される。
【００４２】以下に、上述したようなウェル・イン・ウ
ェル構造をとるｎＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
ェル構造をとるｎＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
【００４３】ｎＭＯＳトランジスタＮＴ0W〜ＮＴ4Wは縦
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ 4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ 4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
【００４４】また、各ｎＭＯＳトランジスタＮＴ0W〜Ｎ
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
【００４５】ノードＮＤ1 〜ＮＤ4 はポンピング用キャ
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
【００４６】さらに、各昇圧段において、ｎＭＯＳトラ
ンジスタＮＴＢ0WのドレインはノードＮＤ1 に接続さ
れ、ゲートはノードＮＤ0 に接続され、ソースはｎＭＯ
ＳトランジスタＮＴ0Wの基板ウェル、すなわち図３のｐ
ウェル３に接続されているとともに、ｐ+ 拡散層７に接
続されている。
ンジスタＮＴＢ0WのドレインはノードＮＤ1 に接続さ
れ、ゲートはノードＮＤ0 に接続され、ソースはｎＭＯ
ＳトランジスタＮＴ0Wの基板ウェル、すなわち図３のｐ
ウェル３に接続されているとともに、ｐ+ 拡散層７に接
続されている。
【００４７】ｎＭＯＳトランジスタＮＴＢ1Wのドレイン
はノードＮＤ2 に接続され、ゲートはノードＮＤ1 に接
続され、ソースはｎＭＯＳトランジスタＮＴ1Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
はノードＮＤ2 に接続され、ゲートはノードＮＤ1 に接
続され、ソースはｎＭＯＳトランジスタＮＴ1Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
【００４８】ｎＭＯＳトランジスタＮＴＢ2Wのドレイン
はノードＮＤ3 に接続され、ゲートはノードＮＤ2 に接
続され、ソースはｎＭＯＳトランジスタＮＴ2Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
はノードＮＤ3 に接続され、ゲートはノードＮＤ2 に接
続され、ソースはｎＭＯＳトランジスタＮＴ2Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
【００４９】ｎＭＯＳトランジスタＮＴＢ3Wのドレイン
はノードＮＤ4 に接続され、ゲートはノードＮＤ3 に接
続され、ソースはｎＭＯＳトランジスタＮＴ3Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
はノードＮＤ4 に接続され、ゲートはノードＮＤ3 に接
続され、ソースはｎＭＯＳトランジスタＮＴ3Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
【００５０】ｎＭＯＳトランジスタＮＴＢ4Wのドレイン
はノードＮＤ5 に接続され、ゲートはノードＮＤ4 に接
続され、ソースはｎＭＯＳトランジスタＮＴ4Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
はノードＮＤ5 に接続され、ゲートはノードＮＤ4 に接
続され、ソースはｎＭＯＳトランジスタＮＴ4Wの基板ウ
ェル、すなわち図３のｐウェル３に接続されているとと
もに、ｐ+ 拡散層７に接続されている。
【００５１】また、図３のｎウェル２におけるｎ+ 拡散
層４は、ノードＮＤ5 に接続されており、ｎウェル２が
所定電位にバイアスされる。
層４は、ノードＮＤ5 に接続されており、ｎウェル２が
所定電位にバイアスされる。
【００５２】以上のように、各昇圧段にウェル・イン・
ウェル構造の電荷運搬用ｎＭＯＳトランジスタＮＴと電
圧伝達用ｎＭＯＳトランジスタＮＴＢを用いて構成する
ことにより、電荷運搬用ｎＭＯＳトランジスタＮＴのバ
ックバイアス効果による影響を効果的に相殺できる。以
下に、バックバイアス効果による影響を相殺できる理由
について、１昇圧段の基本構成を示す図４を用いて説明
する。
ウェル構造の電荷運搬用ｎＭＯＳトランジスタＮＴと電
圧伝達用ｎＭＯＳトランジスタＮＴＢを用いて構成する
ことにより、電荷運搬用ｎＭＯＳトランジスタＮＴのバ
ックバイアス効果による影響を効果的に相殺できる。以
下に、バックバイアス効果による影響を相殺できる理由
について、１昇圧段の基本構成を示す図４を用いて説明
する。
【００５３】まず、図４において、ノードＮＤD が昇圧
され、ノードＮＤS がたたき下げられる場合には、ノー
ドＮＤD の電圧ＶD とノードＮＤS の電圧ＶS との関係
は次のようになる。 ＶD ＞ＶS この高いレベルの電圧ＶD が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＢのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＢはオン状態となり、ノードＮＤ S の電圧
ＶS とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
S ＝ＶB ）。
され、ノードＮＤS がたたき下げられる場合には、ノー
ドＮＤD の電圧ＶD とノードＮＤS の電圧ＶS との関係
は次のようになる。 ＶD ＞ＶS この高いレベルの電圧ＶD が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＢのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＢはオン状態となり、ノードＮＤ S の電圧
ＶS とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
S ＝ＶB ）。
【００５４】次に、ノードＮＤD がたたき下げられ、ノ
ードＮＤS が昇圧される場合には、ノードＮＤD の電圧
ＶD とノードＮＤS の電圧ＶS との関係は次のようにな
る。 ＶD ＜ＶS したがって、ノードＮＤB の電圧ＶB は、次に示すよう
に、ｎＭＯＳトランジスタＮＴＢのゲート電圧、すなわ
ち電圧ＶD としきい値電圧Ｖthとの差電圧となる。 ＶB ＝ＶD −Ｖth このときのｎＭＯＳトランジスタＮＴＢのソースと基板
（ｐウェル）との電圧は等しいことから、ｎＭＯＳトラ
ンジスタＮＴのしきい値電圧Ｖthはバックバイアス効果
の影響をほとんど受けることがなくなる。これは、高昇
圧段であっても同様である。
ードＮＤS が昇圧される場合には、ノードＮＤD の電圧
ＶD とノードＮＤS の電圧ＶS との関係は次のようにな
る。 ＶD ＜ＶS したがって、ノードＮＤB の電圧ＶB は、次に示すよう
に、ｎＭＯＳトランジスタＮＴＢのゲート電圧、すなわ
ち電圧ＶD としきい値電圧Ｖthとの差電圧となる。 ＶB ＝ＶD −Ｖth このときのｎＭＯＳトランジスタＮＴＢのソースと基板
（ｐウェル）との電圧は等しいことから、ｎＭＯＳトラ
ンジスタＮＴのしきい値電圧Ｖthはバックバイアス効果
の影響をほとんど受けることがなくなる。これは、高昇
圧段であっても同様である。
【００５５】図１の回路で考察すると、本回路は、ノー
ドＮＤ1 〜ＮＤ4 の電圧Ｖ1 〜Ｖ4は、クロック信号
φ，φ に同期して変化し、たとえばＶ1 ＞Ｖ2 とＶ1
＜Ｖ2との間を変動し、電圧伝達用ｎＭＯＳトランジス
タＮＴＢ0W〜ＮＴＢ4Wは低い方の電圧を伝達し、Ｖ0 と
Ｖ1 、Ｖ1 とＶ2 、Ｖ2 とＶ3 、Ｖ3 とＶ4 、Ｖ4 とＶ
5 のアンド（論理積）をとる構成、換言すれば、低い方
の電圧でソース側電圧が決まる構成としている。
ドＮＤ1 〜ＮＤ4 の電圧Ｖ1 〜Ｖ4は、クロック信号
φ，φ に同期して変化し、たとえばＶ1 ＞Ｖ2 とＶ1
＜Ｖ2との間を変動し、電圧伝達用ｎＭＯＳトランジス
タＮＴＢ0W〜ＮＴＢ4Wは低い方の電圧を伝達し、Ｖ0 と
Ｖ1 、Ｖ1 とＶ2 、Ｖ2 とＶ3 、Ｖ3 とＶ4 、Ｖ4 とＶ
5 のアンド（論理積）をとる構成、換言すれば、低い方
の電圧でソース側電圧が決まる構成としている。
【００５６】次に、上記構成による動作を、ノードＮＤ
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
【００５７】たとえば、クロック信号φがＶCCレベルで
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
その結果、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯＳ
トランジスタＮＴ1Wのソースの電圧と基板ウェルの電圧
（ｎＭＯＳトランジスタＮＴＢ1Wのソース電圧）とは同
レベルとなる。
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
その結果、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯＳ
トランジスタＮＴ1Wのソースの電圧と基板ウェルの電圧
（ｎＭＯＳトランジスタＮＴＢ1Wのソース電圧）とは同
レベルとなる。
【００５８】ここで、クロック信号φが「０」Ｖでキャ
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
より上昇した電圧(+) α分を加えた値となる。一方、ｎ
ＭＯＳトランジスタＮＴ1WおよびｎＭＯＳトランジスタ
ＮＴＢ1Wは、ゲート電圧が下がることからオフ状態とな
り電流ｉ1 は流れなくなる。したがって、ｎＭＯＳトラ
ンジスタＮＴＢ1Wのソース電圧は、ｎＭＯＳトランジス
タＮＴＢ1Wのゲート電圧、すなわち電圧Ｖ1 としきい値
電圧Ｖthとの差電圧（Ｖ1 −Ｖth）となる。このときの
ｎＭＯＳトランジスタＮＴＢのソースと基板ウェルとの
電圧は等しいことから、ｎＭＯＳトランジスタＮＴ1Wの
しきい値電圧Ｖthはバックバイアス効果の影響をほとん
ど受けることがない。
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
より上昇した電圧(+) α分を加えた値となる。一方、ｎ
ＭＯＳトランジスタＮＴ1WおよびｎＭＯＳトランジスタ
ＮＴＢ1Wは、ゲート電圧が下がることからオフ状態とな
り電流ｉ1 は流れなくなる。したがって、ｎＭＯＳトラ
ンジスタＮＴＢ1Wのソース電圧は、ｎＭＯＳトランジス
タＮＴＢ1Wのゲート電圧、すなわち電圧Ｖ1 としきい値
電圧Ｖthとの差電圧（Ｖ1 −Ｖth）となる。このときの
ｎＭＯＳトランジスタＮＴＢのソースと基板ウェルとの
電圧は等しいことから、ｎＭＯＳトランジスタＮＴ1Wの
しきい値電圧Ｖthはバックバイアス効果の影響をほとん
ど受けることがない。
【００５９】以上の動作と同様の動作が順次繰り返され
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
【００６０】以上説明したように、本第１の実施例によ
れば、各昇圧段を、ｐ形半導体基板に形成され、所定電
位にバイアスされたｎウェル内に形成されたｐウェル内
に、電荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝
達用ｎＭＯＳトランジスタＮＴＢを形成して構成し、昇
圧時に上昇する電荷運搬用ｎＭＯＳトランジスタＮＴの
ソース電圧を電圧伝達用ｎＭＯＳトランジスタＮＴＢを
介して基板、すなわちｐウェルに伝達するように構成し
たので、バックバイアス効果を抑止することができる。
したがって、少ない段数で高電圧に昇圧できる回路を実
現できる。また、ゲート電圧の最大値は出力電圧＋０．
８Ｖ程度と従来の出力電圧＋２〜３Ｖより低くでき、ゲ
ート耐圧設定上有利である。さらに、ゲートポンピング
用キャパシタが不要であることから、回路面積および消
費電力の増大を防止でき、また、クロック信号は相補的
レベルをとるφ，φ の２相でよいことから周波数を上げ
ることができ、電流能力に優れ、また、低電圧電源方向
に動作範囲が広い回路を実現できるなどの利点がある。
れば、各昇圧段を、ｐ形半導体基板に形成され、所定電
位にバイアスされたｎウェル内に形成されたｐウェル内
に、電荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝
達用ｎＭＯＳトランジスタＮＴＢを形成して構成し、昇
圧時に上昇する電荷運搬用ｎＭＯＳトランジスタＮＴの
ソース電圧を電圧伝達用ｎＭＯＳトランジスタＮＴＢを
介して基板、すなわちｐウェルに伝達するように構成し
たので、バックバイアス効果を抑止することができる。
したがって、少ない段数で高電圧に昇圧できる回路を実
現できる。また、ゲート電圧の最大値は出力電圧＋０．
８Ｖ程度と従来の出力電圧＋２〜３Ｖより低くでき、ゲ
ート耐圧設定上有利である。さらに、ゲートポンピング
用キャパシタが不要であることから、回路面積および消
費電力の増大を防止でき、また、クロック信号は相補的
レベルをとるφ，φ の２相でよいことから周波数を上げ
ることができ、電流能力に優れ、また、低電圧電源方向
に動作範囲が広い回路を実現できるなどの利点がある。
【００６１】図５は、本発明に係る昇圧回路の第２の実
施例を示す回路図である。本実施例が上記第１の実施例
と異なる点は、各昇圧段における電圧伝達用ｎＭＯＳト
ランジスタＮＴＢ0W〜ＮＴＢ4Wのドレインを昇圧段の出
力側のノードに接続し、ゲートを入力側ノードに接続す
る代わりに、ドレインを入力側ノードに接続し、ゲート
を出力側ノードに接続したことにある。
施例を示す回路図である。本実施例が上記第１の実施例
と異なる点は、各昇圧段における電圧伝達用ｎＭＯＳト
ランジスタＮＴＢ0W〜ＮＴＢ4Wのドレインを昇圧段の出
力側のノードに接続し、ゲートを入力側ノードに接続す
る代わりに、ドレインを入力側ノードに接続し、ゲート
を出力側ノードに接続したことにある。
【００６２】すなわち、ｎＭＯＳトランジスタＮＴＢ0W
のドレインがノードＮＤ0 に接続され、ゲートがノード
ＮＤ1 に接続されている。ｎＭＯＳトランジスタＮＴＢ
1WのドレインがノードＮＤ1 に接続され、ゲートがノー
ドＮＤ2 に接続され、ｎＭＯＳトランジスタＮＴＢ2Wの
ドレインがノードＮＤ2 に接続され、ゲートがノードＮ
Ｄ3 に接続され、ｎＭＯＳトランジスタＮＴＢ3Wのドレ
インがノードＮＤ3 に接続され、ゲートがノードＮＤ4
に接続され、ｎＭＯＳトランジスタＮＴＢ4Wのドレイン
がノードＮＤ4 に接続され、ゲートがノードＮＤ5 に接
続されている。
のドレインがノードＮＤ0 に接続され、ゲートがノード
ＮＤ1 に接続されている。ｎＭＯＳトランジスタＮＴＢ
1WのドレインがノードＮＤ1 に接続され、ゲートがノー
ドＮＤ2 に接続され、ｎＭＯＳトランジスタＮＴＢ2Wの
ドレインがノードＮＤ2 に接続され、ゲートがノードＮ
Ｄ3 に接続され、ｎＭＯＳトランジスタＮＴＢ3Wのドレ
インがノードＮＤ3 に接続され、ゲートがノードＮＤ4
に接続され、ｎＭＯＳトランジスタＮＴＢ4Wのドレイン
がノードＮＤ4 に接続され、ゲートがノードＮＤ5 に接
続されている。
【００６３】その他の構成は第１の実施例と同様であ
り、本実施例においても上述した第１の実施例の効果と
同様の効果を得ることができる。
り、本実施例においても上述した第１の実施例の効果と
同様の効果を得ることができる。
【００６４】図６は、本発明に係る昇圧回路の第３の実
施例を示す回路図である。本実施例が上記第１の実施例
と異なる点は、正の昇圧回路の代わりに負の昇圧回路を
構成するため、各電荷運搬用ｎＭＯＳトランジスタＮＴ
0W〜ＮＴ4Wのゲートをドレイン側のノードに接続する代
わりに、ソース側のノードに接続し、かつ、ノードＮＤ
0 を正の電源電圧ＶCCに接続する代わりに接地し、さら
にウェル・イン・ウェル構造のｎウェル２のｎ+ 拡散層
４をノードＮＤ5 に接続する代わりに接地したことにあ
る。
施例を示す回路図である。本実施例が上記第１の実施例
と異なる点は、正の昇圧回路の代わりに負の昇圧回路を
構成するため、各電荷運搬用ｎＭＯＳトランジスタＮＴ
0W〜ＮＴ4Wのゲートをドレイン側のノードに接続する代
わりに、ソース側のノードに接続し、かつ、ノードＮＤ
0 を正の電源電圧ＶCCに接続する代わりに接地し、さら
にウェル・イン・ウェル構造のｎウェル２のｎ+ 拡散層
４をノードＮＤ5 に接続する代わりに接地したことにあ
る。
【００６５】すなわち、ｎＭＯＳトランジスタＮＴ0Wの
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ 3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ 3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
【００６６】本負の昇圧回路においても、上述した第１
および第２の実施例と同様に、バックバイアス効果の影
響を効果的に相殺でき、−２０Ｖなどの負の高電圧を少
ない段数で得るこができる。
および第２の実施例と同様に、バックバイアス効果の影
響を効果的に相殺でき、−２０Ｖなどの負の高電圧を少
ない段数で得るこができる。
【００６７】図７は、本発明に係る昇圧回路の第３の実
施例を示す回路図である。本実施例が上記第２の実施例
と異なる点は、正の昇圧回路の代わりに負の昇圧回路を
構成するため、各電荷運搬用ｎＭＯＳトランジスタＮＴ
0W〜ＮＴ4Wのゲートをドレイン側のノードに接続する代
わりに、ソース側のノードに接続し、かつ、ノードＮＤ
0 を正の電源電圧ＶCCに接続する代わりに接地し、さら
にウェル・イン・ウェル構造のｎウェル２のｎ+ 拡散層
４をノードＮＤ5 に接続する代わりに接地したことにあ
る。
施例を示す回路図である。本実施例が上記第２の実施例
と異なる点は、正の昇圧回路の代わりに負の昇圧回路を
構成するため、各電荷運搬用ｎＭＯＳトランジスタＮＴ
0W〜ＮＴ4Wのゲートをドレイン側のノードに接続する代
わりに、ソース側のノードに接続し、かつ、ノードＮＤ
0 を正の電源電圧ＶCCに接続する代わりに接地し、さら
にウェル・イン・ウェル構造のｎウェル２のｎ+ 拡散層
４をノードＮＤ5 に接続する代わりに接地したことにあ
る。
【００６８】すなわち、ｎＭＯＳトランジスタＮＴ0Wの
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ 3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ 3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
【００６９】本負の昇圧回路においても、上述した第２
の実施例と同様に、バックバイアス効果の影響を効果的
に相殺でき、−２０Ｖなどの負の高電圧を少ない段数で
得ることができる。
の実施例と同様に、バックバイアス効果の影響を効果的
に相殺でき、−２０Ｖなどの負の高電圧を少ない段数で
得ることができる。
【００７０】図８は、本発明に係る昇圧回路の第５の実
施例を示す回路図である。本実施例が上記実施例１と異
なる点は、昇圧段の各ノードＮＤ1 〜ＮＤ4 をプリチャ
ージするためのｎＭＯＳトランジスタＮＴＰ1 〜ＮＴＰ
4 を設けたことにある。
施例を示す回路図である。本実施例が上記実施例１と異
なる点は、昇圧段の各ノードＮＤ1 〜ＮＤ4 をプリチャ
ージするためのｎＭＯＳトランジスタＮＴＰ1 〜ＮＴＰ
4 を設けたことにある。
【００７１】各ｎＭＯＳトランジスタＮＴＰ1 〜ＮＴＰ
4 のソースは電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタＮＴＰ1 のドレインがノードＮＤ1 に接続され、
ｎＭＯＳトランジスタＮＴＰ2 のドレインがノードＮＤ
2 に接続され、ｎＭＯＳトランジスタＮＴＰ3 のドレイ
ンがノードＮＤ3 に接続され、ｎＭＯＳトランジスタＮ
ＴＰ4 のドレインがノードＮＤ4 に接続され、各ｎＭＯ
ＳトランジスタＮＴＰ 1 〜ＮＴＰ4 のベースは制御信号
ＣＴＬの入力ラインに接続されている。
4 のソースは電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタＮＴＰ1 のドレインがノードＮＤ1 に接続され、
ｎＭＯＳトランジスタＮＴＰ2 のドレインがノードＮＤ
2 に接続され、ｎＭＯＳトランジスタＮＴＰ3 のドレイ
ンがノードＮＤ3 に接続され、ｎＭＯＳトランジスタＮ
ＴＰ4 のドレインがノードＮＤ4 に接続され、各ｎＭＯ
ＳトランジスタＮＴＰ 1 〜ＮＴＰ4 のベースは制御信号
ＣＴＬの入力ラインに接続されている。
【００７２】このように、プリチャージ用ｎＭＯＳトラ
ンジスタＮＴＰ1 〜ＮＴＰ4 を設けることにより、上述
した第１の実施例の効果に加えて、以下に示すような効
果が得られる。すなわち、プリチャージ用ｎＭＯＳトラ
ンジスタがない場合、たとえばノードＮＤ4 の電圧は０
Ｖからスタートすることになるが、このときクロック信
号φ が０ＶでキャパシタＴＣ4 に入力されると、ノード
ＮＤ4 はたたき下げられて負電圧に下がるが、プリチャ
ージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることによ
りこれを防止することができる。また、プリチャージが
行われない場合には、キャパシタＴＣ4 のゲート電圧、
すわなちノードＮＤ4 の電圧Ｖ4 はしきい値電圧Ｖthを
越えないことから、キャパシタＴＣ4 の容量全部が容量
として見えないという、マイナス作用があるが、プリチ
ャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることに
よりこれを防止することができる。
ンジスタＮＴＰ1 〜ＮＴＰ4 を設けることにより、上述
した第１の実施例の効果に加えて、以下に示すような効
果が得られる。すなわち、プリチャージ用ｎＭＯＳトラ
ンジスタがない場合、たとえばノードＮＤ4 の電圧は０
Ｖからスタートすることになるが、このときクロック信
号φ が０ＶでキャパシタＴＣ4 に入力されると、ノード
ＮＤ4 はたたき下げられて負電圧に下がるが、プリチャ
ージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることによ
りこれを防止することができる。また、プリチャージが
行われない場合には、キャパシタＴＣ4 のゲート電圧、
すわなちノードＮＤ4 の電圧Ｖ4 はしきい値電圧Ｖthを
越えないことから、キャパシタＴＣ4 の容量全部が容量
として見えないという、マイナス作用があるが、プリチ
ャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることに
よりこれを防止することができる。
【００７３】また、図９は、実際に本発明に係る昇圧回
路と従来の昇圧回路を用いて昇圧段数と昇圧電圧との結
果を求めたシミュレーション結果を示す図である。図９
において、横軸が昇圧段数を、縦軸が昇圧電圧をそれぞ
れ表し、また、上段が正の昇圧回路を用いたときのシミ
ュレーション結果を示し、下段が負の昇圧回路を用いた
ときのシミュレーション結果を示している。図中、
「○」印で示す曲線が本発明品によるシミュレーション
結果を示し、「△」および「×」印で示す曲線が二つの
従来品１および従来品２のシミュレーション結果を示し
ている。
路と従来の昇圧回路を用いて昇圧段数と昇圧電圧との結
果を求めたシミュレーション結果を示す図である。図９
において、横軸が昇圧段数を、縦軸が昇圧電圧をそれぞ
れ表し、また、上段が正の昇圧回路を用いたときのシミ
ュレーション結果を示し、下段が負の昇圧回路を用いた
ときのシミュレーション結果を示している。図中、
「○」印で示す曲線が本発明品によるシミュレーション
結果を示し、「△」および「×」印で示す曲線が二つの
従来品１および従来品２のシミュレーション結果を示し
ている。
【００７４】具体的な回路としては、正の昇圧回路の本
発明品としては図８に示す回路を用い、従来品１として
は図１４の回路を用い、従来品２としては図１０の回路
構成にプリチャージ機能を付加した回路を用いた。ま
た、負の昇圧回路の本発明品としては図７に示す回路構
成にプリチャージ機能を付加した回路を用い、従来品１
としては図１４の回路構成にｐＭＯＳトランジスタを適
用して構成した回路を用い、従来品２としては図１３の
回路にプリチャージ機能を付加した回路を用いた。
発明品としては図８に示す回路を用い、従来品１として
は図１４の回路を用い、従来品２としては図１０の回路
構成にプリチャージ機能を付加した回路を用いた。ま
た、負の昇圧回路の本発明品としては図７に示す回路構
成にプリチャージ機能を付加した回路を用い、従来品１
としては図１４の回路構成にｐＭＯＳトランジスタを適
用して構成した回路を用い、従来品２としては図１３の
回路にプリチャージ機能を付加した回路を用いた。
【００７５】図９からわかるように、本発明品は、従来
品１，２に比べて、少ない段数で高い電圧まで昇圧でき
る。
品１，２に比べて、少ない段数で高い電圧まで昇圧でき
る。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
バックバイアス効果を抑止することができる。したがっ
て、少ない段数で高電圧に昇圧できる。また、ゲート電
圧の最大値は出力電圧＋０．８Ｖ程度と従来の出力電圧
＋２〜３Ｖより低くでき、ゲート耐圧設定上有利であ
る。ゲートポンピング用キャパシタが不要であることか
ら、回路面積および消費電力の増大を防止できる。さら
に、クロック信号は２相でよいことから周波数を上げる
ことができ、クロック発生回路の複雑化を防止できるこ
とはもとより、電流能力に優れ、また、低電圧電源方向
に動作範囲が広いなどの利点がある。
バックバイアス効果を抑止することができる。したがっ
て、少ない段数で高電圧に昇圧できる。また、ゲート電
圧の最大値は出力電圧＋０．８Ｖ程度と従来の出力電圧
＋２〜３Ｖより低くでき、ゲート耐圧設定上有利であ
る。ゲートポンピング用キャパシタが不要であることか
ら、回路面積および消費電力の増大を防止できる。さら
に、クロック信号は２相でよいことから周波数を上げる
ことができ、クロック発生回路の複雑化を防止できるこ
とはもとより、電流能力に優れ、また、低電圧電源方向
に動作範囲が広いなどの利点がある。
【図１】本発明に係る昇圧回路の第１の実施例を示す回
路図である。
路図である。
【図２】本発明に係るウェル・イン・ウェル構造を説明
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
【図３】図１の回路の要部をウェル・イン・ウェル構造
を採用して構成した一例を示す簡略断面図である。
を採用して構成した一例を示す簡略断面図である。
【図４】本発明に係る昇圧回路の基本動作を説明するた
めの図である。
めの図である。
【図５】本発明に係る昇圧回路（正の昇圧回路）の第２
の実施例を示す回路図である。
の実施例を示す回路図である。
【図６】本発明に係る昇圧回路（負の昇圧回路）の第３
の実施例を示す回路図である。
の実施例を示す回路図である。
【図７】本発明に係る昇圧回路（負の昇圧回路）の第４
の実施例を示す回路図である。
の実施例を示す回路図である。
【図８】本発明に係る昇圧回路（正の昇圧回路）の第５
の実施例を示す回路図である。
の実施例を示す回路図である。
【図９】図１の回路（本発明品）と従来回路（従来品
１、従来品２）とのシミュレーション結果を示す図であ
る。
１、従来品２）とのシミュレーション結果を示す図であ
る。
【図１０】従来の正の昇圧回路の一例を示す回路図であ
る。
る。
【図１１】クロック信号の波形例を示す図である。
【図１２】図１１の昇圧回路の動作を説明するための波
形図である。
形図である。
【図１３】従来の負の昇圧回路の一例を示す回路図であ
る。
る。
【図１４】従来の正の昇圧回路の他例を示す回路図であ
る。
る。
【図１５】図１４の昇圧回路に用いられる４相クロック
信号の波形例を示す図である。
信号の波形例を示す図である。
ＶCC…電源電圧 ＮＴ0W〜ＮＴ4W…電荷運搬用ｎＭＯＳトランジスタ ＮＴＢ0W〜ＮＴＢ4W…電圧伝達用ｎＭＯＳトランジスタ Ｃ1 〜Ｃ4 ，ＴＣ1 〜ＴＣ4 …ポンピング用キャパシタ φ，φ …クロック信号 ＮＴＰ1 〜ＮＴＰ4 …プリチャージ用ｎＭＯＳトランジ
スタ １…ｐ形半導体基板 ２…ｎウェル ３…ｐウェル ４…ｎウェル２内に形成されたｎ+ 拡散層 ５，６，６ａ，６ｂ…ｐウェル３内に形成されたｎ+ 拡
散層 ７…ｐウェル３内に形成されたｐ+ 拡散層 ８，８ａ，８ｂ…ゲート電極
スタ １…ｐ形半導体基板 ２…ｎウェル ３…ｐウェル ４…ｎウェル２内に形成されたｎ+ 拡散層 ５，６，６ａ，６ｂ…ｐウェル３内に形成されたｎ+ 拡
散層 ７…ｐウェル３内に形成されたｐ+ 拡散層 ８，８ａ，８ｂ…ゲート電極
Claims (5)
- 【請求項１】 昇圧用素子に接続され相補的に昇圧され
る第１のノードと第２のノードとを作動的に接続する第
１のトランジスタと、 第２のノードと上記第１のトランジスタの基板ウェルと
を作動的に接続する第２のトランジスタとを有し、 上記第１のノードが上記第１のトランジスタのゲートお
よび上記第２のトランジスタのゲートに接続され、上記
第１のトランジスタの基板ウェルと第２のトランジスタ
の基板ウェルとが接続されていることを特徴とする昇圧
回路。 - 【請求項２】 昇圧用素子に接続され相補的に昇圧され
る第１のノードと第２のノードとを作動的に接続する第
１のトランジスタと、 上記第１のノードと上記第１のトランジスタの基板ウェ
ルとを作動的に接続する第２のトランジスタとを有し、 上記第１のノードが上記第１のトランジスタのゲートに
接続され、上記第２のノードが上記第２のトランジスタ
のゲートに接続され、上記第１のトランジスタの基板ウ
ェルと第２のトランジスタの基板ウェルとが接続されて
いることを特徴とする昇圧回路。 - 【請求項３】 所定電位にバイアスされた第１の導電形
半導体領域からなる第１の基板ウェルと、 第１の基板ウェル中に形成された第２の導電形半導体領
域からなる第２の基板ウェルと、 第２の基板ウェル内に形成された少なくとも三つの第１
の導電形素子側拡散層からなる第１、第２、第３および
第４の素子側拡散層と、 第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、 上記第１および第２の素子側拡散層間上に形成された第
１のゲート電極と、 上記第３および第４の素子側拡散層間上に形成された第
２のゲート電極とを有し、 上記第１の素子側拡散層が上記第１および第２のゲート
電極に接続され、上記第２の素子側拡散層が上記第３の
素子側拡散層に接続され、上記第４の素子側拡散層が上
記第５の素子側拡散層に接続されていることを特徴とす
る昇圧回路。 - 【請求項４】 所定電位にバイアスされた第１の導電形
半導体領域からなる第１の基板ウェルと、 第１の基板ウェル中に形成された第２の導電形半導体領
域からなる第２の基板ウェルと、 第２の基板ウェル内に形成された少なくとも三つの第１
の導電形素子側拡散層からなる第１、第２、第３および
第４の素子側拡散層と、 第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第５の素子側拡散層と、 上記第１および第２の素子側拡散層間上に形成された第
１のゲート電極と、 上記第３および第４の素子側拡散層間上に形成された第
２のゲート電極とを有し、 上記第１の素子側拡散層が上記第３の素子側拡散層およ
び第１のゲート電極に接続され、上記第２の素子側拡散
層が上記第２のゲート電極に接続され、上記第４の素子
側拡散層が上記第５の素子側拡散層に接続されているこ
とを特徴とする昇圧回路。 - 【請求項５】 上記第１の導電形はｎ形であり、上記第
２の導電形はｐ形である請求項３または請求項４記載の
昇圧回路。
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| JP5832093A JP3307453B2 (ja) | 1993-03-18 | 1993-03-18 | 昇圧回路 |
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