KR940022551A - 승압회로 - Google Patents

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Abstract

백바이어스효과를 상쇄할 수 있고, 회로면적 및 소비전력의 증대의 방지, 클록발생회로의 복잡화의 방지 및 전류능력의 저하를 방지할 수 있는 승압회로를 실현한다.
승압단(昇壓段)을,p형 반도체기판에 형성되고, 소정전위로 바이어스 된 n웰내에 형성도니 p웰내에, 전하 운반용 nMOS 트랜지스터 NT 및 전압전달용 nMOS 트랜지스터 NTB를 형성하여 구성하고, 승압시에 상승하는 전하운반용 nMOS 트랜지스터 NT의 소스전압을 전압전달용 nMOS 트랜지스터 NTB를 통해 기판, 즉 p웰에 전달하도록 구성함으로써, 백바이어스효과를 억지한다.

Description

승압회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명에 관한 승압회로의 제1의 실시예를 나타낸 회로도.

Claims (5)

  1. 승압용 소자에 접속되어 상보적(相補的)으로 승압되는 제1의 노드와 제2의 노드를 작동적으로 접속하는 제1의 트랜지스터와, 제2의 노드와 상기 제1의 트랜지스터의 기판웰을 작동적으로 접속하는 제2의 트랜지스터를 가지며, 상기 제1의 노드가 상기 제1의 트랜지스터의 게이트 및 상기 제2의 트랜지스터의 게이트에 접속되고, 상기 제1의 트랜지스터의 기판웰과 제2의 트랜지스터의 기판웰이 접속되어 있는 것을 특징으로 하는 승압회로.
  2. 승압용 소자에 접속되어 상보적으로 승압되는 제1의 노드와 제2의 노드를 작동적으로 접속하는 제1의 트랜지스터와, 제1의 노드와 상기 제1의 트랜지스터의 기판웰을 작동적으로 접속하는 제2의 트랜지스터를 가지며, 상기 제1의 노드가 상기 제1의 트랜지스터의 게이트에 접속되고,상기 제2의 노드가 상기 제2의 트랜지스터의 게이트에 접속되고, 상기 제1의 트랜지스터의 기판웰과 제2의 트랜지스터의 기판웰이 접속되어 있는 것을 특징으로 하는 승압회로.
  3. 소정전위로 바이어스된 제1의 도전형 반도체영역으로 이루어지는 제1의 기판웰과, 제1의 기판웰내에 형성된 제2의 도전형 반도체영역으로 이루어지는 제2의 기판웰과, 제2의 기판웰내에 형성된 최소한 3개의 제1의 도전형 소자측 확산층으로 이루어지는 제1,제2,제3 및 제4의 소자측 확산층과, 제2의 기판웰내에 형성된 제2의 도전형 소자측 확산층으로 이루어지는 제5의 소자측 확산층과, 상기 제1 및 제2의 소자측 확산층 사이의 위에 형성된 제1의 게이트전극과, 상기 제3 및 제4의 소자측 확산층 사이의 위에 형성된 제2의 게이트전극을 가지며, 상기 제1의 소자측 확산층이 상기 제1 및 제2의 게이트전극에 접속되고, 상기 제2의 소자측 확산층이 상기 제3의 소자측 확산층에 접속되고, 상기 제4의 소자측 확산층이 상기 제5의 소자측 확산층에 접속되어 있는 것을 특징으로 하는 승압회로.
  4. 소정전위로 바이어스된 제1의 도전형 반도체영역으로 이루어지는 제1의 기판웰과, 제1의 기판웰내에 형성된 제2의 도전형 반도체영역으로 이루어지는 제2의 기판웰과, 제2의 기판웰내에 형성된 최소한 3개의 제1의 도전형 소자측 확산층으로 이루어지는 제1,제2,제3 및 제4의 소자측 확산층과, 제2의 기판웰내에 형성된 제2의 도전형 소자측 확산층으로 이루어지는 제5의 소자측 확산층과, 상기 제1 및 제2의 소자측 확산층 사이의 위에 형성된 제1의 게이트전극과, 상기 제3 및 제4의 소자측 확산층 사이의 위에 형성된 제2의 게이트전극을 가지며, 상기 제1의 소자측 확산층이 상기 제3의 소자측 확산층 및 제1의 게이트전극에 접속되고, 상기 제2의 소자측 확산층이 상기 제2의 게이트전극에 접속되고, 상기 제4의 소자측 확산층이 상기 제5의 소자측 확산층에 접속되어 있는 것을 특징으로 하는 승압회로.
  5. 제3항 또는 제4항에 있어서, 상기 제1의 도전형은 n형이고, 상기 제2의 도전형은 p형인 것을 특징으로 하는 승압회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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