JPS6038028B2 - 基板電位発生装置 - Google Patents
基板電位発生装置Info
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- JPS6038028B2 JPS6038028B2 JP54093918A JP9391879A JPS6038028B2 JP S6038028 B2 JPS6038028 B2 JP S6038028B2 JP 54093918 A JP54093918 A JP 54093918A JP 9391879 A JP9391879 A JP 9391879A JP S6038028 B2 JPS6038028 B2 JP S6038028B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス夕（以下
ＭＯＳＦＥＴという）を基本素子とした集積回路、特に
ダイナミック回路の基板電位発生装置に関するものであ
る。
ＭＯＳＦＥＴという）を基本素子とした集積回路、特に
ダイナミック回路の基板電位発生装置に関するものであ
る。
従来、この種の装置として第１図に示す構造のものがあ
った。
った。
すなわち、第１図において、１は高比抵抗のＰ型半導体
基板（以下単に基板という）、２〜５は前記基板１の一
主表面上に選択的に設けられた低比抵抗のＮ型半導体領
域である。Ｎ型半導体領域２は多結晶シリコンあるいは
アルミニウムあるいはモリブテン等からなる領域１２と
薄い絶縁膜（多くはシリコン酸化膜、以下ゲート酸化膜
という）９からなるＭＯＳ型コンデンサ６の他方の電極
として働く。Ｎ型半導体領域３，４は多結晶シリコン等
からなる領域１３とゲート酸化膜１ ０とから構成され
たＭＯＳＦＥＴ７のソ−ス、ドレィンである。また、Ｎ
型半導体領域４は同時に多結晶シリコン等からなる領域
１４とゲート酸化膜１ １とから構成されたＭＯＳＦＥ
Ｔ８のソースとしても働いている。５は前記ＭＯＳＦＥ
Ｔ８のドレインである。
基板（以下単に基板という）、２〜５は前記基板１の一
主表面上に選択的に設けられた低比抵抗のＮ型半導体領
域である。Ｎ型半導体領域２は多結晶シリコンあるいは
アルミニウムあるいはモリブテン等からなる領域１２と
薄い絶縁膜（多くはシリコン酸化膜、以下ゲート酸化膜
という）９からなるＭＯＳ型コンデンサ６の他方の電極
として働く。Ｎ型半導体領域３，４は多結晶シリコン等
からなる領域１３とゲート酸化膜１ ０とから構成され
たＭＯＳＦＥＴ７のソ−ス、ドレィンである。また、Ｎ
型半導体領域４は同時に多結晶シリコン等からなる領域
１４とゲート酸化膜１ １とから構成されたＭＯＳＦＥ
Ｔ８のソースとしても働いている。５は前記ＭＯＳＦＥ
Ｔ８のドレインである。
また、１５，１６，１７，１８，１９，２０，２１は前
記各々領域１２，２，１３，３，４，１４，５から取り
出された電極である。さらに、２２は前記基板１の第二
の主表面から取り出された電極である。２３は前記電極
】６，１７，１９を結ぶための電気配線、２４は前記電
極２０，２１，２２を結ぶための電気配線である。
記各々領域１２，２，１３，３，４，１４，５から取り
出された電極である。さらに、２２は前記基板１の第二
の主表面から取り出された電極である。２３は前記電極
】６，１７，１９を結ぶための電気配線、２４は前記電
極２０，２１，２２を結ぶための電気配線である。
２５は前記ゲート酸化膜９の直下に設けられたＮ型半導
体領域で、Ｎ型半導体領域２と接続されている。
体領域で、Ｎ型半導体領域２と接続されている。
第２図は第１図の等価回路図である。
２６は前記Ｎ型半導体領域２と基板１の間の寄生ダィオ
−ド、２７は前記Ｎ型半導体領域４と基板１の間の寄生
ダイオード、２８は前記Ｎ型半導体領域２，４と等価的
に銭地雷位間に附随する寄生容量、２９は前記基板１と
等価的に接地電位間に附随する寄生容量である。
−ド、２７は前記Ｎ型半導体領域４と基板１の間の寄生
ダイオード、２８は前記Ｎ型半導体領域２，４と等価的
に銭地雷位間に附随する寄生容量、２９は前記基板１と
等価的に接地電位間に附随する寄生容量である。
次に、従来の基板電位発生装置の動作を説明する。
まず、基板１から取り出された電極２２の役割りについ
て説明する。一般にＭＯＳＦＥＴを用いた集積回路にお
いては、ＭＯＳＦＥＴのソース電極やドレィン電極を充
放電することによっても信号の伝達を行うが、このとき
の充放電速度が速いほど集積回路としての動作が遠くな
る。
て説明する。一般にＭＯＳＦＥＴを用いた集積回路にお
いては、ＭＯＳＦＥＴのソース電極やドレィン電極を充
放電することによっても信号の伝達を行うが、このとき
の充放電速度が速いほど集積回路としての動作が遠くな
る。
例えばランダム・アクセス・メモリではそのアクセスタ
イムが短くなる。この充放電速度を決定する大きな要因
の一つは、ＭＯＳＦＥＴのソース、ドレィンに附随した
半導体基板に対するＮＰ接合の接合容量でありこれが小
さいほど充放電速度が短くなる。
イムが短くなる。この充放電速度を決定する大きな要因
の一つは、ＭＯＳＦＥＴのソース、ドレィンに附随した
半導体基板に対するＮＰ接合の接合容量でありこれが小
さいほど充放電速度が短くなる。
この接合容量Ｃ３は一般に次式で表わせる。Ｋ
Ｃ３＝力示市……（１｝
ここでＶｏはＮＰ接合のビルト・ィン・ポテンシャルで
通常０．６Ｖ程度の大きさである。
通常０．６Ｖ程度の大きさである。
ＶはＭＯＳＦＥＴのソースないしドレィンとＰ型半導体
基板間の電圧（Ｖ＜０）、Ｋは半導体材料やＭＯＳＦＥ
Ｔの大きさで決る定数である。Ｖｏ，Ｋは半導体材料お
よびＭＯＳＦＥＴの大きさで決るので、接合容量Ｃ３を
小さくすることに対して自由度が小さい。従って、接合
容量Ｃ３を小さくするには、電圧Ｖを負に大きくするこ
とである。ところで、ＭＯＳＦＥＴのソース、ドレィン
の電圧は、一般に接地電位と集積回路で用いられる電源
電圧、例えば十５Ｖの間をとる。もし基板電位を接地電
位とすると、ＭＯＳＦＥＴのソース、ドレィンと半導体
基板間の電位差Ｖは接地電位と−５Ｖの間の値となる。
これに対して半導体基板に例えば一３Ｖの電圧を印放す
ると、ＭＯＳＦＥＴのソ−ス、ドレィンと半導体基板間
の電位差Ｖは一３Ｖと−８Ｖの値をとり、第‘１｝式に
よると接合容量Ｃ３が小さくなり高速化が達成されるこ
とになる。このため従来は、基板１への電位を電極２２
を通して外部電源から与えていたが、この発明では、こ
の外部電源を準備するという不経済さをなくすために、
ＭＯＳＦＥＴから成る集積回路上で負電圧を発生し、電
極２２に供給するようにしたものである。さて、第２図
において電極１５には従来から良く知られたりング発振
器あるいはシュミット・トリガ回路等からなる集積回路
上に構成された発振器の出力信号が印加される。
基板間の電圧（Ｖ＜０）、Ｋは半導体材料やＭＯＳＦＥ
Ｔの大きさで決る定数である。Ｖｏ，Ｋは半導体材料お
よびＭＯＳＦＥＴの大きさで決るので、接合容量Ｃ３を
小さくすることに対して自由度が小さい。従って、接合
容量Ｃ３を小さくするには、電圧Ｖを負に大きくするこ
とである。ところで、ＭＯＳＦＥＴのソース、ドレィン
の電圧は、一般に接地電位と集積回路で用いられる電源
電圧、例えば十５Ｖの間をとる。もし基板電位を接地電
位とすると、ＭＯＳＦＥＴのソース、ドレィンと半導体
基板間の電位差Ｖは接地電位と−５Ｖの間の値となる。
これに対して半導体基板に例えば一３Ｖの電圧を印放す
ると、ＭＯＳＦＥＴのソ−ス、ドレィンと半導体基板間
の電位差Ｖは一３Ｖと−８Ｖの値をとり、第‘１｝式に
よると接合容量Ｃ３が小さくなり高速化が達成されるこ
とになる。このため従来は、基板１への電位を電極２２
を通して外部電源から与えていたが、この発明では、こ
の外部電源を準備するという不経済さをなくすために、
ＭＯＳＦＥＴから成る集積回路上で負電圧を発生し、電
極２２に供給するようにしたものである。さて、第２図
において電極１５には従来から良く知られたりング発振
器あるいはシュミット・トリガ回路等からなる集積回路
上に構成された発振器の出力信号が印加される。
第３図ａはこの発振器の出力信号を示す。この例では発
振器の出力振幅電圧を集積回路に供給される電源電圧Ｖ
ＤＤとしているが、他の場合でも以下の説明は同じであ
る。電極１５に第３図ａの如き信号が加えられると、Ｍ
ＯＳ型コソデンサ６による容量結合によって電気配線２
３の電位は第■式のようなＶＰの振幅をとる。ＶＰ＝；
き…‐Ｖ血…イ２） ここでＣ６・Ｃ斑は各々ＭＯＳ型コンデンサ６および寄
生容量２８の容量値である。
振器の出力振幅電圧を集積回路に供給される電源電圧Ｖ
ＤＤとしているが、他の場合でも以下の説明は同じであ
る。電極１５に第３図ａの如き信号が加えられると、Ｍ
ＯＳ型コソデンサ６による容量結合によって電気配線２
３の電位は第■式のようなＶＰの振幅をとる。ＶＰ＝；
き…‐Ｖ血…イ２） ここでＣ６・Ｃ斑は各々ＭＯＳ型コンデンサ６および寄
生容量２８の容量値である。
しかし、一般にＣ６》Ｃ滋であるから第２’式はＶＦを
Ｖ。
Ｖ。
Ｄ”””｛３｝と近似することができる。
次に、ＭＯＳＦＥＴ７のソース電極１８は一般に接地電
位におかれることを考えると、電気配線２３の電位がＭ
ＯＳＦＥＴ７のしきい値電圧ＶＴ７程度になったとき、
ＭＯＳＦＥＴ７が導適状態になる。
位におかれることを考えると、電気配線２３の電位がＭ
ＯＳＦＥＴ７のしきい値電圧ＶＴ７程度になったとき、
ＭＯＳＦＥＴ７が導適状態になる。
従って、電気配線２３の電位は第３図ｂに示すようにＶ
丁７と−（ＶＰ−ＶＴ７）だ−（ＶＤｏ−ＶＴ７）の値
をとることになる。定常状態に近くなったときを考える
と、電気配線２３，２４の電位がＶＴ７近くのときは、
ＭＯＳＦＥＴ８とダイオード２６，２７は非導適状態に
あるが、電気配線２３の電位が−（Ｖｏｏ−ＶＴ７ の
ときＭＯＳＦＥＴ８とダイオード２６，２８が導適状態
になり容量２９から電荷がＭＯＳＦＥＴ８、ダイオード
２ ６，２ ７およびＭＯＳ型コンデンサ６を介して電
極１５に流れ出し、容量２９の電荷を放電する。
丁７と−（ＶＰ−ＶＴ７）だ−（ＶＤｏ−ＶＴ７）の値
をとることになる。定常状態に近くなったときを考える
と、電気配線２３，２４の電位がＶＴ７近くのときは、
ＭＯＳＦＥＴ８とダイオード２６，２７は非導適状態に
あるが、電気配線２３の電位が−（Ｖｏｏ−ＶＴ７ の
ときＭＯＳＦＥＴ８とダイオード２６，２８が導適状態
になり容量２９から電荷がＭＯＳＦＥＴ８、ダイオード
２ ６，２ ７およびＭＯＳ型コンデンサ６を介して電
極１５に流れ出し、容量２９の電荷を放電する。
この放電にあたってＭＯＳＦＥＴ８のしきい値電圧ＶＴ
８ 、ダイオード２６，２７の順方向降下電圧をＶＦ２
６，ＶＦ２７とすると、基板電位はＶ丁８，Ｖ略，ＶＦ
２７の大小関係によって最終的には一（Ｖ。
８ 、ダイオード２６，２７の順方向降下電圧をＶＦ２
６，ＶＦ２７とすると、基板電位はＶ丁８，Ｖ略，ＶＦ
２７の大小関係によって最終的には一（Ｖ。
Ｄ−ＶＴ７−Ｖ，８）……■−（Ｖ。
〇一Ｖ丁７ −ＶＦ幻）……【５）一（ＶＤＤ−ＶＴ７
−Ｖ職）……【６｝になる。
−Ｖ職）……【６｝になる。
第４図はＶＴ８＞Ｖ職＝ＶＦ２７とした場合の放電電流
の平均値を示す。
の平均値を示す。
実線はダイオード２６，２７を介して放電する電流成分
であり、破線はＭＯＳＦＥＴ８を介して電極２２から放
電される電流成分である。定常状態においてはこの場合
、基板電位は−（ＶＤ。−ＶＴ７ −ＶＦ幻）まで放電
される（もし、ＶＴ８＜ＶＦ２６＝ＶＦ幻であれば最終
的な基板電位は−（Ｖｏ。−Ｖ，７−Ｖ７８）となる）
。従ってＶＴ８＞Ｖ職＝ＶＦ２７の場合の最終的な基板
電位は第３図ｃのようになる。このようにして基板１に
一つはダイオード２６，２７を介して電子が注入され、
他方は八４０ＳＦＥＴ８と基板１の第二の主表面から出
された電極２２とを介して基板１に正孔の欠乏状態がで
きて、基板電位が負に充電されるのが基板電位発生回路
の動作である。
であり、破線はＭＯＳＦＥＴ８を介して電極２２から放
電される電流成分である。定常状態においてはこの場合
、基板電位は−（ＶＤ。−ＶＴ７ −ＶＦ幻）まで放電
される（もし、ＶＴ８＜ＶＦ２６＝ＶＦ幻であれば最終
的な基板電位は−（Ｖｏ。−Ｖ，７−Ｖ７８）となる）
。従ってＶＴ８＞Ｖ職＝ＶＦ２７の場合の最終的な基板
電位は第３図ｃのようになる。このようにして基板１に
一つはダイオード２６，２７を介して電子が注入され、
他方は八４０ＳＦＥＴ８と基板１の第二の主表面から出
された電極２２とを介して基板１に正孔の欠乏状態がで
きて、基板電位が負に充電されるのが基板電位発生回路
の動作である。
このうちダイオード２６，２４を介して基板１１こ注入
された電子は、いまら〈基板１内で生存して後、Ｐ型半
導体の多数キャリアである正孔と結合して消滅する。他
方、基板１の第二の主表面にＭＯＳＦＥＴ８を介して到
達した電子は、電極２２と基板１の第二主表面の接触部
分において、瞬時に正孔と結合して消滅し、その分の正
孔の欠乏丈態を基板１にもたらす。第４図は第２図の等
価回路においてＶ’８＞ＶＦ筋＝ＶＦ２７とした場合の
容量２９への放電電流を示したものであるが、ＶＴ８＜
ＶＦ礎＝ＶＦ２７のときは実線と破線が示す放電電流の
大４・関係が逆になり、基板電位は定常状態において−
（Ｖｏ。
された電子は、いまら〈基板１内で生存して後、Ｐ型半
導体の多数キャリアである正孔と結合して消滅する。他
方、基板１の第二の主表面にＭＯＳＦＥＴ８を介して到
達した電子は、電極２２と基板１の第二主表面の接触部
分において、瞬時に正孔と結合して消滅し、その分の正
孔の欠乏丈態を基板１にもたらす。第４図は第２図の等
価回路においてＶ’８＞ＶＦ筋＝ＶＦ２７とした場合の
容量２９への放電電流を示したものであるが、ＶＴ８＜
ＶＦ礎＝ＶＦ２７のときは実線と破線が示す放電電流の
大４・関係が逆になり、基板電位は定常状態において−
（Ｖｏ。
一ＶＴ７一ＶＴ８）となる。従来の基板電位発生回路は
上記のように構成されているので、ダイオード２６，２
７を介して電子の注入が基板１に起り、このためダイナ
ミック回路に用いるのが困難であった。
上記のように構成されているので、ダイオード２６，２
７を介して電子の注入が基板１に起り、このためダイナ
ミック回路に用いるのが困難であった。
すなわち、基板１に注入された電子がダイナミックに記
憶されている節にとらえられたとき、動作として考えた
ときに誤動作をひきおこす危険性がある。この事情が第
５図に示されている。第５図はダイナミック回路の一例
として、１個のＭＯＳＦＥＴと１個のＭＯＳ型コンデン
サからなるメモリセルを示している。
憶されている節にとらえられたとき、動作として考えた
ときに誤動作をひきおこす危険性がある。この事情が第
５図に示されている。第５図はダイナミック回路の一例
として、１個のＭＯＳＦＥＴと１個のＭＯＳ型コンデン
サからなるメモリセルを示している。
ここで１０１は高比抵抗のＰ型半導体基板、１０２は低
比抵抗のＮ型半導体領域はＭＯＳＦＥＴＩ０４のドレィ
ンとして働く。１０８はこのドレィンから取り出された
電極でビット線と呼ばれる。
比抵抗のＮ型半導体領域はＭＯＳＦＥＴＩ０４のドレィ
ンとして働く。１０８はこのドレィンから取り出された
電極でビット線と呼ばれる。
１０３は前記ＭＯＳＦＥＴＩ０４のソース領域である。
１０５，１０６は前記ＭＯＳＦＥＴＩ０４のゲート酸化
膜およびゲート電極である。１０７は前記ゲート電極１
０６から取り出された電気配線でワード線と呼ばれる。
膜およびゲート電極である。１０７は前記ゲート電極１
０６から取り出された電気配線でワード線と呼ばれる。
１０９はＭＯＳ型コンデンサで、１ １０，１ １ １
は前言ａＭＯＳ型コンデンサ１０９のゲート酸化膿およ
びゲート電極である。
は前言ａＭＯＳ型コンデンサ１０９のゲート酸化膿およ
びゲート電極である。
１１２は前記ゲート電極１１１から取り出された電気配
線で、通常はこのメモリ装置で用いられる最高の電圧（
例えば十５Ｖ）が印加される。
線で、通常はこのメモリ装置で用いられる最高の電圧（
例えば十５Ｖ）が印加される。
１ １ ３は電極である。
今、ゲート電極１ １ １に５Ｖが印加されると、ゲー
ト酸化膜１１０の直下のＰ型半導体基板１０１の第一の
主表面に電子が誘起され、それがＭＯＳＦＥＴＩ０４の
ソース領域１０３と接続され、ソース領域１ ０３とゲ
ート電極１ １ １の間にＭＯＳ型コンデンサ１０９が
形成されることになる。従って、このメモリセルの等価
回路は第６図のように表わされる。このメモリセルに高
電位の情報（情報“１”に対応する）は次のように書き
込まれる。
ト酸化膜１１０の直下のＰ型半導体基板１０１の第一の
主表面に電子が誘起され、それがＭＯＳＦＥＴＩ０４の
ソース領域１０３と接続され、ソース領域１ ０３とゲ
ート電極１ １ １の間にＭＯＳ型コンデンサ１０９が
形成されることになる。従って、このメモリセルの等価
回路は第６図のように表わされる。このメモリセルに高
電位の情報（情報“１”に対応する）は次のように書き
込まれる。
まず、ビッド線１０８を高電位にする。次に、ワード線
１０７を高電位にするとＭＯＳＦＥＴＩ０４が導適状態
になり、ビッド線１０８の高電位をＭＯＳＦＥＴＩ０４
のソース領域ＩＱ３に伝達しＭＯＳ型コンデンサ１０９
を高電位に充電する。この状態は電子が非常に少ない状
態になっている。次いでワード線１０７が低電位に戻り
ＭＯＳＦＥＴＩ０４が非導適状態になるとビット線１
０８とＭＯＳＦＥＴＩ０４のソース領域１０３が電気的
に絶縁され、高電位に充電されたＭＯＳ型コンデンサ１
０９は高電位に充電されたままにとどまる。これがメモ
リ情報の記憶保持状態である。このようなときに、基板
電位発生回路が働き、第２図のダイオード２６，２７を
介して電子が基板１に注入されたとする。第５図の１１
４はそのようにして注入された電子がメモリセルのＭＯ
Ｓ型コンデンサー０９の近くにまで到達した様子を示し
ている。この電子はＰ型半導体基板１０１内では少数キ
ャリアであるため通常は注入源から丸まど離れない間に
正孔と結合して消滅してしまうのであるが、場合によっ
てはメモリセル近くにまで到達するものがある。この電
子が、電子が非常に少ない高電位に充電されたＭＯＳ型
コンデンサ１０９にとらえられたとする。するとＭＯＳ
型コンデンサ１０９の充電電圧は高電圧から低電圧に変
化し、これが場合によっては接地電位にまでなる。この
接地電位は情報“０”に対応するため“１”を書き込ん
だはずの情報が読み出されたときに“０”の情報として
出力され誤動作となる。従って、従来の基板電位発生回
路は、ダイナミック回路動作を誤動作に導くという致命
的な欠点があった。この発明は上記のような従来のもの
の欠点を除去するためになされたもので、半導体基板に
注入されダイナミック回路の誤動作の主原因となる電子
の数を極めて少なくするダイナミック回路と同一チップ
上に集積化された基板電位発生装置を提供するものであ
る。
１０７を高電位にするとＭＯＳＦＥＴＩ０４が導適状態
になり、ビッド線１０８の高電位をＭＯＳＦＥＴＩ０４
のソース領域ＩＱ３に伝達しＭＯＳ型コンデンサ１０９
を高電位に充電する。この状態は電子が非常に少ない状
態になっている。次いでワード線１０７が低電位に戻り
ＭＯＳＦＥＴＩ０４が非導適状態になるとビット線１
０８とＭＯＳＦＥＴＩ０４のソース領域１０３が電気的
に絶縁され、高電位に充電されたＭＯＳ型コンデンサ１
０９は高電位に充電されたままにとどまる。これがメモ
リ情報の記憶保持状態である。このようなときに、基板
電位発生回路が働き、第２図のダイオード２６，２７を
介して電子が基板１に注入されたとする。第５図の１１
４はそのようにして注入された電子がメモリセルのＭＯ
Ｓ型コンデンサー０９の近くにまで到達した様子を示し
ている。この電子はＰ型半導体基板１０１内では少数キ
ャリアであるため通常は注入源から丸まど離れない間に
正孔と結合して消滅してしまうのであるが、場合によっ
てはメモリセル近くにまで到達するものがある。この電
子が、電子が非常に少ない高電位に充電されたＭＯＳ型
コンデンサ１０９にとらえられたとする。するとＭＯＳ
型コンデンサ１０９の充電電圧は高電圧から低電圧に変
化し、これが場合によっては接地電位にまでなる。この
接地電位は情報“０”に対応するため“１”を書き込ん
だはずの情報が読み出されたときに“０”の情報として
出力され誤動作となる。従って、従来の基板電位発生回
路は、ダイナミック回路動作を誤動作に導くという致命
的な欠点があった。この発明は上記のような従来のもの
の欠点を除去するためになされたもので、半導体基板に
注入されダイナミック回路の誤動作の主原因となる電子
の数を極めて少なくするダイナミック回路と同一チップ
上に集積化された基板電位発生装置を提供するものであ
る。
以下この発明について説明する。第７図はこの発明の一
実施例を示す基板電位発生装置の断面図である。
実施例を示す基板電位発生装置の断面図である。
第７図において、２０１は高比抵抗のＰ型半導体基板（
以下単に基板という）、２０２，２０３，２０４，２０
５は前記基板２０１の第一の主表面に選択的に設けられ
た低比抵抗のＮ型半導体領域で、Ｎ型半導体領域２０２
は多結晶シリコンあるいはアルミニウムあるいはモリブ
テン等からなる領域２１３と薄い絶縁体よりなるゲ−ド
酸化膜２１０とからなるＭＯＳ型コンデンサ２０６の他
方の電極として働く。２０３，２０４は多結晶シリコン
等からなる領域２１４とゲート酸化膜２１１とから構成
されたＭＯＳＦＥＴ２０７のソース、ドレィン領域であ
る。
以下単に基板という）、２０２，２０３，２０４，２０
５は前記基板２０１の第一の主表面に選択的に設けられ
た低比抵抗のＮ型半導体領域で、Ｎ型半導体領域２０２
は多結晶シリコンあるいはアルミニウムあるいはモリブ
テン等からなる領域２１３と薄い絶縁体よりなるゲ−ド
酸化膜２１０とからなるＭＯＳ型コンデンサ２０６の他
方の電極として働く。２０３，２０４は多結晶シリコン
等からなる領域２１４とゲート酸化膜２１１とから構成
されたＭＯＳＦＥＴ２０７のソース、ドレィン領域であ
る。
２０４は同時に多結晶シリコン等からなる領域２１５と
ゲート酸化膜２１２とから構成されたＭＯＳＦＥＴ２０
８のソース領域としても働く。
ゲート酸化膜２１２とから構成されたＭＯＳＦＥＴ２０
８のソース領域としても働く。
２０５は前記ＭＯＳＦＥＴ２０８のドレィン領域である
。
。
また、２１６，２１７，２１８，２１９，２２０，２２
１，２２２は各々領域２１３，２０２，２１４，２０３
，２０４，２１５，２０５から取り出された電極である
。さらに、２２３は前記基板２０１の第二の主表面から
取り出された電極である。２２４は前記電極２１６，２
１８，２２０を結ぶための電気配線、２２５は前記電極
２２１，２２２，２２３を結ぶための電気配線である。
１，２２２は各々領域２１３，２０２，２１４，２０３
，２０４，２１５，２０５から取り出された電極である
。さらに、２２３は前記基板２０１の第二の主表面から
取り出された電極である。２２４は前記電極２１６，２
１８，２２０を結ぶための電気配線、２２５は前記電極
２２１，２２２，２２３を結ぶための電気配線である。
さらに、２２６は前記ゲート酸化膜２１０の直下に設け
られたＮ型半導体領域で、Ｎ型半導体領域２０２と接続
されている。このＮ型半導体領域２２６はイオン注入法
等によって横成されるが、その注入量は少なくともＭＯ
Ｓ型コンデンサ２０６のしさし・値電圧ＶＴ２のが負と
なるように選ばれなければならない。第８図は第７図の
等価回路図である。
られたＮ型半導体領域で、Ｎ型半導体領域２０２と接続
されている。このＮ型半導体領域２２６はイオン注入法
等によって横成されるが、その注入量は少なくともＭＯ
Ｓ型コンデンサ２０６のしさし・値電圧ＶＴ２のが負と
なるように選ばれなければならない。第８図は第７図の
等価回路図である。
この図で、２２７は前記Ｎ型半導体基板２０２と基板２
０１の間の寄生ＰＮダイオード、２２８は前記ドレィン
領域２０４と基板２０１の間の寄生ＰＮダイオード、２
２９は前記ドレィン領域２０４と等価的の接地電位用に
附随する寄生容量、２３０は前記基板２０１と等価的に
接地電位間に附随する寄生容量である。次にこの発明の
動作説明とする。
０１の間の寄生ＰＮダイオード、２２８は前記ドレィン
領域２０４と基板２０１の間の寄生ＰＮダイオード、２
２９は前記ドレィン領域２０４と等価的の接地電位用に
附随する寄生容量、２３０は前記基板２０１と等価的に
接地電位間に附随する寄生容量である。次にこの発明の
動作説明とする。
基板電位をダイナミック回路と同一チップ上に集積化す
るという観点からは、第１図〜第４図に示した従来のも
のと基本的には同じである。このとき、第１図〜第４図
で示された電極１５の代りに、この発明では電極２１７
が対応し、この電極２１７に従来から良く知られたりン
グ発振器あるいはシュミット・トリガ回路等からなる集
積回路上に構成された発振器の出力信号が印加される。
また、電極２１９には接地電位が与えられる。従来のも
のとこの発明の大きな相違点は、第１図〜第４図の従来
方法においてはＭＯＳ型コンデンサ６のゲート電極とな
る領域１２に上記の集積回路上に構成された発振器の出
力信号が与えられたのに対して、この発明では第７図、
第８図に示したようにそれが電極２１７を介してＮ型半
導体領域２０２に与えられていることである。このため
従来方法では、ダイオード２６，２７を介して基板１か
ら放電される電流が、この発明によればダイオード２２
８を介して放電されるだけになり、従って基板１への電
子注入が激減することになる。この様子を第９図に示す
。第９図ａは発振器の出力信号で電極２１７に与えられ
る。
るという観点からは、第１図〜第４図に示した従来のも
のと基本的には同じである。このとき、第１図〜第４図
で示された電極１５の代りに、この発明では電極２１７
が対応し、この電極２１７に従来から良く知られたりン
グ発振器あるいはシュミット・トリガ回路等からなる集
積回路上に構成された発振器の出力信号が印加される。
また、電極２１９には接地電位が与えられる。従来のも
のとこの発明の大きな相違点は、第１図〜第４図の従来
方法においてはＭＯＳ型コンデンサ６のゲート電極とな
る領域１２に上記の集積回路上に構成された発振器の出
力信号が与えられたのに対して、この発明では第７図、
第８図に示したようにそれが電極２１７を介してＮ型半
導体領域２０２に与えられていることである。このため
従来方法では、ダイオード２６，２７を介して基板１か
ら放電される電流が、この発明によればダイオード２２
８を介して放電されるだけになり、従って基板１への電
子注入が激減することになる。この様子を第９図に示す
。第９図ａは発振器の出力信号で電極２１７に与えられ
る。
この信号は正電圧の範囲しかとらないために、ダイオー
ド２２７は常に逆バイアスの状態となり、そのため電子
注入がダイオード２２７を介して起ることがなくなる。
第９図ｂはＭＯＳ型コンデンサ２０６のゲート電極に発
生する信号、第９図ｃは基板２０１の最終電位である。
第９図ｂに示したようにＭＯＳ型コンデンサ２０６のゲ
ート電極の信号電位が発振器の出力信号に従って変化し
うろことは、ＭＯＳコンデンサ２０６のしきし、値電圧
を負に設定したことから可能である。一方、ＭＯＳＦＥ
Ｔ２０８を介して基板２０１の第二の主表面から注入さ
れる電子電流は、基板２０１の第二の主表面近傍におい
て直ちに正孔と再結合し消滅してしまうので、正孔電流
が基板２０１内を流れることになる。この事情は基板２
０１にＰＮ接合を介して注入される電子が「基板２０１
内の多数キャリャである正孔と再結合し消滅し、第５図
で示したダイナミック回路の記憶保持特性に悪影響を与
える確率が小さいことを意味するものである。以上の説
明は、ＭＯＳＦＥＴ２０８のしきし、値電圧ＶＴ側とダ
イオード２２８の脂方向降下電圧ＶＦ滋の大小にかかわ
らず等しく成立する。ただしＶＴ２ｏ８＜ＶＦ２２８の
場合、基板２０１の最終電位は−（Ｖｏｏ−ＶＴ数７−
ＶＴ２の）となる。この発明は第２の実施例はＮ型半導
体領域２２６をＮ型半導体領域２０２と同一時に構成す
ることである。この発明は実施例においては、Ｐ型半導
体基板を用いて説明したが、半導体の導電型および印加
電圧の極性をすべて逆にすれば、Ｎ型半導体基板を用い
た集積回路についても信えることはもちろんである。
ド２２７は常に逆バイアスの状態となり、そのため電子
注入がダイオード２２７を介して起ることがなくなる。
第９図ｂはＭＯＳ型コンデンサ２０６のゲート電極に発
生する信号、第９図ｃは基板２０１の最終電位である。
第９図ｂに示したようにＭＯＳ型コンデンサ２０６のゲ
ート電極の信号電位が発振器の出力信号に従って変化し
うろことは、ＭＯＳコンデンサ２０６のしきし、値電圧
を負に設定したことから可能である。一方、ＭＯＳＦＥ
Ｔ２０８を介して基板２０１の第二の主表面から注入さ
れる電子電流は、基板２０１の第二の主表面近傍におい
て直ちに正孔と再結合し消滅してしまうので、正孔電流
が基板２０１内を流れることになる。この事情は基板２
０１にＰＮ接合を介して注入される電子が「基板２０１
内の多数キャリャである正孔と再結合し消滅し、第５図
で示したダイナミック回路の記憶保持特性に悪影響を与
える確率が小さいことを意味するものである。以上の説
明は、ＭＯＳＦＥＴ２０８のしきし、値電圧ＶＴ側とダ
イオード２２８の脂方向降下電圧ＶＦ滋の大小にかかわ
らず等しく成立する。ただしＶＴ２ｏ８＜ＶＦ２２８の
場合、基板２０１の最終電位は−（Ｖｏｏ−ＶＴ数７−
ＶＴ２の）となる。この発明は第２の実施例はＮ型半導
体領域２２６をＮ型半導体領域２０２と同一時に構成す
ることである。この発明は実施例においては、Ｐ型半導
体基板を用いて説明したが、半導体の導電型および印加
電圧の極性をすべて逆にすれば、Ｎ型半導体基板を用い
た集積回路についても信えることはもちろんである。
以上説明したようにこの発明によれば、ダイナミック回
路と同一チップ上に集積化された基板電位発生回路に用
いられる結合コンデンサをＭＯＳ型コンデンサとしなが
らそのＮ型半導体領域で形成される電極に発振器の出力
信号を印加するため、このＮ型半導体領域と半導体基板
間の寄生ダイオードが常に逆バイアスされ、従来方法に
比べてこの領域からの電子の半導体への注入が皆無とな
るので、基板電位発生回路全体としての電子の半導体基
板への注入量が減少し、ダイナミック回路の誤動作を引
き起す割合が極めて小さくできる利点がある。
路と同一チップ上に集積化された基板電位発生回路に用
いられる結合コンデンサをＭＯＳ型コンデンサとしなが
らそのＮ型半導体領域で形成される電極に発振器の出力
信号を印加するため、このＮ型半導体領域と半導体基板
間の寄生ダイオードが常に逆バイアスされ、従来方法に
比べてこの領域からの電子の半導体への注入が皆無とな
るので、基板電位発生回路全体としての電子の半導体基
板への注入量が減少し、ダイナミック回路の誤動作を引
き起す割合が極めて小さくできる利点がある。
第１図は従来の基板電位発生回路の構成断面図、第２図
はその等価回路図、第３図ａ，ｂ，ｃはその動作タイミ
ング図、第４図は第１図の方法による基板からの放電電
流と基板電位の関係図、第５図はこの発明が応用される
集積回路の一例を示す構成断面図、第６図はその等価回
路図、第７図はこの発明の一実施例を示す基板電位発生
装置の構成断面図、第８図はその等価回路図、第９図ａ
，ｂ，ｃはその動作タイミング図である。 図中、２０１は高比抵抗のＰ型半導体基板、２０２，２
０３，２０４，２０５は低比抵抗のＮ型半導体領域、２
０６はＭＯＳ型コンデンサ、２０７，２０８はＭ〇ＳＦ
ＥＴ、２１０，２１１，２１２はゲート酸化膜、２１３
はモリブデン等からなる領域、２１４，２１５は多結晶
シリコン等からなる領域、２１６，２１７，２１８，２
１９，２２０，２２１，２２２，２２３は電極、２２４
，２２５は電気配線、２２６はＮ型半導体領域、２２７
，２２８は寄生ＰＮダイオード、２２９，２３０は寄生
容量である。なお、図中の同一符号は同一または相当部
分を示す。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
はその等価回路図、第３図ａ，ｂ，ｃはその動作タイミ
ング図、第４図は第１図の方法による基板からの放電電
流と基板電位の関係図、第５図はこの発明が応用される
集積回路の一例を示す構成断面図、第６図はその等価回
路図、第７図はこの発明の一実施例を示す基板電位発生
装置の構成断面図、第８図はその等価回路図、第９図ａ
，ｂ，ｃはその動作タイミング図である。 図中、２０１は高比抵抗のＰ型半導体基板、２０２，２
０３，２０４，２０５は低比抵抗のＮ型半導体領域、２
０６はＭＯＳ型コンデンサ、２０７，２０８はＭ〇ＳＦ
ＥＴ、２１０，２１１，２１２はゲート酸化膜、２１３
はモリブデン等からなる領域、２１４，２１５は多結晶
シリコン等からなる領域、２１６，２１７，２１８，２
１９，２２０，２２１，２２２，２２３は電極、２２４
，２２５は電気配線、２２６はＮ型半導体領域、２２７
，２２８は寄生ＰＮダイオード、２２９，２３０は寄生
容量である。なお、図中の同一符号は同一または相当部
分を示す。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ 第一の導電型を有する半導体基板の第一の主表面に
離隔して設けられた第二の導電型を有する半導体領域を
ソース領域およびドレイン領域とする第一の電界効果ト
ランジスタ、この第一の電界効果トランジスタのドレイ
ン領域をソース領域をすると共に、前記半導体基板の第
一の主表面に設けられた第二の導電型を有する半導体領
域をドレイン領域とする第二の電界効果トランジスタ、
および第二の導電型を有する半導体領域を一方の電極と
し、この半導体領域上に絶縁膜を介して形成された領域
を他方の電極とする負のしきい値電圧をもつたＭＯＳ型
コンデンサを備え、前記第一の電界効果トランジスタの
ゲート領域およびドレイン領域を前記ＭＯＳ型コンデン
サの他方の電極に電気的に接続すると共にソース領域を
接地電極に電気的に接続し、かつ前記第二の電界効果ト
ランジスタのゲート領域およびドレイン領域を前記半導
体基板の第二の主表面から取り出された電極に電気的に
接続し、前記ＭＯＳ型コンデンサの一方の電極に交流信
号を印加するようにしたことを特徴とする基板電位発生
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093918A JPS6038028B2 (ja) | 1979-07-23 | 1979-07-23 | 基板電位発生装置 |
| US06/171,420 US4384218A (en) | 1979-07-23 | 1980-07-23 | Substrate bias generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093918A JPS6038028B2 (ja) | 1979-07-23 | 1979-07-23 | 基板電位発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5618456A JPS5618456A (en) | 1981-02-21 |
| JPS6038028B2 true JPS6038028B2 (ja) | 1985-08-29 |
Family
ID=14095837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54093918A Expired JPS6038028B2 (ja) | 1979-07-23 | 1979-07-23 | 基板電位発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4384218A (ja) |
| JP (1) | JPS6038028B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
| US4455493A (en) * | 1982-06-30 | 1984-06-19 | Motorola, Inc. | Substrate bias pump |
| US4786956A (en) * | 1982-10-20 | 1988-11-22 | North American Philips Corporation, Signetics Division | Input protection device for integrated circuits |
| US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
| US4590389A (en) * | 1984-04-02 | 1986-05-20 | Motorola Inc. | Compensation circuit and method for stabilization of a circuit node by multiplication of displacement current |
| US4670669A (en) * | 1984-08-13 | 1987-06-02 | International Business Machines Corporation | Charge pumping structure for a substrate bias generator |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| US4811078A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Integrated circuit device and process with tin capacitors |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| US4720467A (en) * | 1986-09-29 | 1988-01-19 | International Business Machines Corporation | Method of forming a capacitor-transistor integrated circuit |
| DE3639428C1 (de) * | 1986-11-18 | 1987-08-27 | Rasselstein Ag | Verfahren zum Herstellen eines mit einem eindrueckbaren OEffnungslappen versehenen Dosendeckels aus Blech |
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| US5828095A (en) * | 1996-08-08 | 1998-10-27 | Micron Technology, Inc. | Charge pump |
| KR100494149B1 (ko) * | 2002-10-30 | 2005-06-10 | 매그나칩 반도체 유한회사 | Ｍｐｄｌ소자의 커패시터 형성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794862A (en) * | 1972-04-05 | 1974-02-26 | Rockwell International Corp | Substrate bias circuit |
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| FR2325194A1 (fr) * | 1975-09-16 | 1977-04-15 | Ibm | Dispositif de pompage de charge pour semi-conducteur et son procede de fabrication |
| US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
| JPS5593252A (en) * | 1979-01-05 | 1980-07-15 | Mitsubishi Electric Corp | Substrate potential generating apparatus |
-
1979
- 1979-07-23 JP JP54093918A patent/JPS6038028B2/ja not_active Expired
-
1980
- 1980-07-23 US US06/171,420 patent/US4384218A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4384218A (en) | 1983-05-17 |
| JPS5618456A (en) | 1981-02-21 |
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