KR900002691B1 - 기판전위 발생장치 - Google Patents

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요오이찌 도비다
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미쓰비시 뎅기 가부시끼가이샤
시기모리야
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Abstract

내용 없음.

Description

기판전위 발생장치
제 1 도는 기판전위가 기판전위 발생장치에 의하여 결정되는 동적회로의 예를 표시하는 단면도.
제 2 도는 기판전위 발생장치의 선행기술을 표시하는 구성 단면도.
제 3 도는 제 2 도의 등가회로도.
제 4 도의 4a 내지 4c는 제 2 도 및 제 3 도의 장치의 동작을 표시하는 타임챠트.
제 5 도는 기판전위에 관한 방전전류를 표시하는 그래프.
제 6 도는 제 1 도의 등가회로도.
제 7 도는 본 발명에 의한 기판전위 발생장치의 실시예를 표시하는 구성단면도.
제 8 도는 제 7 도의 등가회로도.
제 9 도의 9a 내지 9c는 제 7 도 및 제 8 도의 장치의 동작을 표시하는 타임챠트.
제 10 도는 결합 커패시터의 수정 변경도.
* 도면의 주요 부분에 대한 부호의 설명
1 : P-형 반도체기판 2,3,4,5 : N-형 반도체영역
6 : MOS 커패시터 7,8 : MOSFET
9,10,11 : 게이트산화막 12,13,14 : 폴리실리콘 영역
15,16,17,18,19,20,21,22 : 전극
23 : VDD
24 : 전기배선 25 : N-형 반도체영역
26,27 : 기생 다이오드 28,29 : 기생 커패시터
101 : P-형 반도체기판 102 : N형 반도체영역
103 : 소스영역 104 : MOSFET
106 : 게이트전극 107 : 워드라인
108 : 비트라인 109 : MOS 커패시터
201 : P형 반도체기판
202a,202b,203,204,205 : P형 반도체영역
206 : MOS 커패시터 207,208 : MOSFET
209 : N-형 반도체 210,211,212 : 게이트산화막
213,214,215 : 게이트전극
216,217,218,219,220,221,222,223,227 : 전극
224,225 : 전기배선 226 : P형 반도체영역
228,231 : 기생 커패시터 229,230,232 : 개생 다이오드
206A : 결합 커패시터 213a, 213b : 폴리실리콘얇은막
210a,210b : 산화얇은막
본 발명은 MOSFET와 같은 절연게이트 FET와 반도체기판으로부터 절연막에 의하여 분리되는 전극을 갖는 커패시터를 포함하는 동적회로용 기판전위 발생장치에 관한 것이다.
제 1 도는 동적회로의 예시로써 고비저항의 P-형 반도체기판위에 형성된 MOSFET 및 MOS 커패시터를 포함하는 동적기억소자를 표시한다.
일반적으로 MOSFET들을 혼합한 집적회로에서, 신호전달은 MOSFET의 소스 및 드레인을 충전, 방전하므로써 수행된다. 보다 빠른 충전/방전 속도는 보다 빠른 회로동작, 예를들면 랜덤 액세스 메모리에 있어서 보다 빠른 액세스를 허용한다. 충전/방전을 결정하는 주된 요소는 MOSFET의 소스 또는 드레인과 기판 사이의 P-N 접합의 접합용량이다. 보다 작은 접합용량은 보다 빠른 충,방전 속도를 제공한다. 접합용량 Cj는 일반적으로 :
Cj= K/(V0-V)y2…………………………………………………… (1)
으로 된다. 여기서 V0는 P-N 접합의 내부전위이며 전형적으로 약 0.6V이고, V는 MOSFET(V〈0)의 소스 또는 드레인과 기판사이의 전압, K는 MOSFET의 특정 반도체 재질 및 치수에 따르는 상수이다. K 뿐만 아니라 V0역시 MOSFET의 특정 반도체 재질 및 치수에 따른다. 이요소들은 일반적으로 다른 고찰에 의하여 결정된다. 그러므로 전압 V(〈0)의 크기의 증가는 접합용량 Cj를 감소하기위한 수단이 된다. MOSFET의 소스 및 드레인의 전위는 일반적으로 전원 전위 범위내의 값 예를들면 5V 및 접지 전위를 표시한다. 만일 음의 전압 가령 -3V가 기판에 인가되면 기판과 MOSFET의 소스 및 드레인과 사이의 전위차는 -3V(소스 및 드레인이 0V인 경우)이거나 또는 -8V(소스 및 드레인 5V인 경우)이다. 이와같이 접합용량 Cj는 보다 더 적다. (기판이 접지 전위인 것에 비하여). 이와같이 더 높은 동작속도는 기판에 음전압을 인가함으로써 수행된다. (만약 기판이 N-형이고, MOSFET의 소스 및 드레인 음전압 및 접지전위 또는 일반적인 용어로 동적회로의 MOSFET의 소스 및 드레인에 공급된 외부전위를 표시하면 양전압).
종래에는 기판에 전위를 인가하는 것은 외부전원의 사용에 의해서 수행되었다. 그러나 이것은 특별한 전원공급이 필요하다. 특별외부전원의 필요성을 제거하고 음전압의 발생을 가능하게 하기위하여, 일반적인 용어로 동적회로로서 동일 IC 칩속의 동적회로 MOSFET의 소스 및 드레인에 공급된 전위범위밖의 전위와 그런 전위를 기판에 인가하는것, 즉 제 2 도에 도시한 기판전위 발생장치가 제안된 바 있다.
제 2 도에서 번호 1번은 기판(101)과 인접하는 P-형 반도체기판을 표시한다. 그 기판은 고비저항이고, 번호 2번 내지 5번은 기판의 제 1 주표면위에 선택적으로 설치된 저비저항의 N-형 반도체영역을 표시한다. N-형 반도체영역(2)은 MOS 커패시터(6)의 한개의 전극이 되고 또 그 커패시터는 폴리실리콘, 알미늄 또는 몰리브데늄(Mo)으로된 영역(12) 및 대표적으로 산화실리콘으로된 절연엷은막(9), 이하 게이트산화막이라고 칭함, 을 포함한다.
N-형 반도체영역(3) 및 (4)은 MOSFET(7)의 소스 및 드레인을 구성하고, 그 MOSFET(7)는 폴리실리콘 또는 동등물로 된 전극(13) 및 게이트산화막(10)으로 구성된다. N-형 반도체 영역(4)은 또 MOSFET(8)의 소스가 되기도 하며, MOSFET (8)는 폴리실리콘 또는 동등물로된 전극(14) 및 게이트산화막(11)으로 구성된다. N-형 반도체영역(5)은 MOSFET(8)의 드레인을 형성한다. 도시된 전극(15), (16), (17), (18), (19), (20), (21)은 영역(12), (2), (13), (3), (4), (14), (5)에 각각 전기적으로 연결되어 있다.
도시된 전극(22)은 기판의 제 2 주 표면에 접촉 연결 되었다. 전기배선(23)은 전극(16), (17), (19)을 상호연결한다. 전기배선(24)은 전극(20), (21), (22)을 상호 연결한다. 게이트산화막(9)의 바로 밑에 형성된 N-형 반도체영역(25)은 N-형 반도체영역(2)에 연결된다.
제 3 도는 제 2 도의 등가회로도이다. 제 2 도의 동일부분에 대한 부호번호는 동일하다. N-형 반도체영역(2)과 기판(1)사이의 접합부에 기생 다이오드(26)가 형성된다. N-형 반도체영역(4)과 기판(1) 사이의 접합부에는 기생 다이오드(27)가 형성된다. 기생 커패시터(28)가 N-형 반도체영역(2), (4)과 접지 전위사이에 등가적으로 형성되고 기생 커패시터(29)는 기판(1)과 접지전위사이에 등가적으로 형성된다.
동작을 설명하면, IC 칩상에 형성된 링발진기, 슈미트 트리거회로등을 포함하는 발진기의 출력에 전극(15)에 인가된다. 제 4 도(a)는 발진기의 출력의 일례를 표시한다. 이 예에서 전극(15)에 인가되는 발진기 출력의 진폭은 전기배선(23)에 나타나고 전기배선(23)의 전위는 전원전압 VDD의 임계전압을 초과하나 발진기출력은 상이한 값이 될수 있다. 제 4 도(a)에 도시한 바와같은 신호가 전극(15)에 인가되면 전기배선(23)상의 전위는 MOS 커패시터(6)의 용량결합에 의한 다음 방정식에 의하여 주어지는 VP의 진폭을 표시한다.
VP=VDDXC6/(C6+C28)…………………………………………………(2)
여기서 C6 및 C28는 MOS 커패시터(6) 및 기생 커패시터(28)의 용량을 표시한다. 일반적으로 C6〉〉C28, 이므로 방정식(2)은 VP)≒VDD와 같이 고쳐 쓸수 있다. MOSFET(7)의 소스전극(18)은 일반적으로 접지전위로 하기때문에 전기배선(23)상의 전위가 MOSFET(7)의 임계전압(VT7)을 초과할때 도통하게 된다. 따라서 전기배선(23)상의 전위는 VT7의 값 및 -(VP-VT7)=-(VDD-VT7)을 표시한다. 정상상태 또는 그 근방에 있어서는 MOSFET(8) 및 다이오드(26), (27)은 전기배선(23),(24)상의 전위가 VT7 근방 일때 비도통상태이고, MOSFET(8) 및 다이오드(26), (27)가 도통되고 커패시터(29)상의 전하가 MOSFET(8), 다이오드(26), (27) 그리고 MOS 커패시터(6)를 통하여 전극(15)에 유출하여 커패시터(29) 즉 기판(1)의 전위는 낮아진다. 기판(1)상의 전위는 최종적으로 다음식의 최하의 것을 표시한다.
-(VDD-VT7-VT8) ……………………………………………… (4)
-(VDD-VT7-VF27) ……………………………………………… (5)
-(VDD-VT7-VF28) ……………………………………………… (6)
여기서 VT8은 MOSFET(8)의 임계전압을 표시하고 VF26 및 VF27은 다이오드(26), (27)의 순방향 전압강하를 표시한다. 제 5 도는 VT8〉VF27=VF27으로 표시되는 평균방전전류를 표시한다. 실선은 다이오드(26), (27)를 통해서 흐르는 전류성분을 표시하고 파선은 전극(22) 및 MOSFET(8)을 통하여 방전전류를 표시한다. 정상상태에서 기판전위는 제 4 도(c)에 도시한 바와같이 -(VDD-VT7-VT27)까지 내려간다.
만일 VT8 VF26=VF27이면 제 5 도에 도시한 방전전류의 상대적 크기는 역으로되고 기판전위는 -(VDD-VT7-VT8)로 내려간다.
이와같이 제 2 도 및 제 3 도의 기판전위 발생회로의 기능은 MOSFET(8) 및 전극(22)과 다이오드(26), (27)를 통해서 전류를 흐르게하므로서 기판(1)의 전위를 더 낮추는 (더 음으로 만들게하는) 것이다. 다이오드(26), (27)를 통한 전류는 기판(1)속으로 전자의 주입을 포함한다. 기판(1)속으로 다이오드(26), (27)를 통하여 주입된 전자는 거기서 잠시 전류하다가 대부분 기판(1)속의 정공과 결합하고 소실한다. MOSFET(8) 및 전극(22)을 통하여 유출한 전자는 전극(22)과 접촉하는 기판(1)의 표면에 도달하자마자 정공돠 즉시 결합한다. 정공과 전자의 결합은 기판의 상술한 부분속의 정공이 고갈되는 상태로 유도한다. 이것을 제 1 도 및 제 6 도를 따라 상세히 설명한다.
제 1 도에서 MOSFET(104)는 저비저항의 N-형 반도체영역(102)이 드레인이 된다. 드레인(102)은 비트라인으로 불리는 전기배선(108)에 연결된다.
MOSFET(104)에는, 또, 게이트산화막(105)과 게이트전극(106)이 있다. 게이트전극(106)은 워드라인으로 칭하는 전기배선에 연결된다.
MOS 커패시터(109)에는 게이트산화막(110) 및 게이트전극(111)이있다. 게이트전극(111)은 전기배선에 연결되어 있고 그 전기배선은 통상적으로는 동적 메모리내에서 사용되는 전위범위안에서 최고전위 예를들면 5V에 연결된다.
양전압 가령 5V가 게이트전극(111)에 인가되면 전자들은 P-형 기판(101)의제 1 주표면상의 게이트산화막(110) 바로밑에 유기되고 집결되어서 역의 층을 형성하여 MOSFET(104)의 소스영역(103)에 연결되고 그로인하여 MOS커패시터(109)가 형성된다. 따라서 제 6 도와 같은 메모리셀의 등가회로도 표현된다.
이 메모리셀에서 고전위 기입정보("1"에 상당하는)는 다음과 같은 방법으로 수행된다. 우선 비트라인(108)를 고전위로 하고, 다음에 워드라인(107)을 고전위로하면 MOSFET(104)가 도통하게되고 그결과 비트라인(108)의 고전위가 소스영역(103)에 전달되고 MOS 커패시터(109)를 고전위로 충전시킨다. 이 상태에서는 적은수의 전자들이 존재한다. 그 다음에는 워드라인(107)이 저전위로 복귀하고 MOSFET(104)가 비도통상태로 되므로 소스영역(103)이 비트라인(108)으로부터 전기적으로 절연되어 고전위로 충전되었던 MOS 커패시터(109)가 계속하여 고전위로 충전되고 유지되는 것이다. 이와같은 상태("1"이 메모리셀속에 기입된)에서 기판전위 발생장치가 동작하여 전자들이 제 3 도에 도시한 다이오드(26), (27)를 통하여 기판속으로 주입된다. 제 1 도는 와같이 주입된 전자들이 MOS 커패시터(109)로 접근하는 것을 표시한다.
전자들은 P-형 반도체기판(101)속에서 소수 캐리어이어서 대부분 주입점 부근의 정공과 결합하나, 그들중 일부분은 메모리셀근방의 영역에 도달할수 있다. 그러한 전자들이 고전위로 충전된 MOS 커패시터(109)에 의하여 붙잡히면 커패시터(109)의 전위는 떨어진다. 커패시터(109)의 전위가 너무 떨어져서 거기에 저장된 정보가 "1"로 인식되지 않고 "0"으로 인식되도록 한다. 이것은 메모리셀에 저장된 정보가 "1"로부터 "0"으로 변질된 것을 의미하며 따라서 오동작이 발생하게 되는 것이다. 환언하면 종래의 기판전위 발생장치는 동적회로의 오동작을 야기하는 원인이 있었다.
이상은 P-형 기판의 경우이었고 기판이 N-형인 경우이면, 정공의 주입이 기판과 반대 도전형의 영역사이의 P-N접합으로 형성된 기생다이오드를 통해서 기판 전위 발생회로에서 발생하고, 그와같은 정공은 MOS 커패시터에 도달하여 저전위었던 것을 고전위로 상승시켜서 메모리셀속에 저장된 정보를 변질시킨다. 보편적으로 기판과 역도전형 영역사이의 P-N접합을 통하여 주입된 소수 캐리어들은 커패시터의 전위를 변질시킬 수가 있어서 동적회로에서 오동작의 원인이 된다.
동적회로가 메모리셀이 된다는 것이 표시되었으나 동시에 어떤 동적회로에서는 커패시터의 전위가 소수캐리어의 주입에 의해서 변질된다는 문제를 야기한다.
본 발명의 목적은 종래의 기판전위 발생장치에서 상술한 제 문제들을 제거하는 것이다.
본 발명의 또 다른 목적은 기판전위 발생장치가 동적회로와 같은 칩안에 형성되는 기판전위 발생장치의 개량을 제공하는 것이다.
본 발명의 또다른 목적은 기판전위 발생회로로부터 소수 캐리어의 주입을 감소시키는 것이다.
본 발명을 요약해서 설명하면, 본 발명은 기판의 제 1 주표면위에 부분적으로 형성된 제 2 도전형의 제 1 반도체영역과, 기판과 제 1 반도체영역사이의 접합부에 형성된 기생다이오드를 역바이어스하는 전압을 받도록 연결된 전극을 갖으며 ; 한쪽전극에 AC신호를 수신하도록 연결되고 다른쪽 전극은 또다른 정전용량수단의 전극에 연결되어 정전용량이 직렬연결을 형성하는 결합용량수단과 제 1 정류기요소가 제 1 반도체 영역에 형성되고 도전되게 연결되어, 결합용량수단과 또다른 용량수단사이의 접합부의 전위가 기정치를 초과할 때 그것으로 AC 신호를 발생하기 위하여 그순시치가 기간중에 외부로부터 공급되는 전위밖이 되며 ; 제 1 반도체 영역에 형성된 제 2 정류기요소와 기판을 그접합부에 결합하고 그 접합부의 전위의 순시치가 외부로부터 제공되는 전위범위밖이 되며 도전되게 연결되고, 그것으로써 기판의 전위를 그전위범위밖의 순시치와 대략같게 되도록하며 ; 제 1 도전형 반도체 기판속에 기판위에 설치된 커패시터를 포함하는 동적회로로써 외부로부터 제공되는 전위범위밖의 전위를 발생하기위한 기판전위 발생장치를 제공하는 것이다.
본 발명의 구성을 상세히 설명하면 다음과 같다.
제 7 도는 본 발명의 기판전위 발생장치의 한 실시예를 표시한다. 제 7 도에서 번호 201은 P-형 반도체기판(이하 단순히 "기판"으로 칭함)을 표시하며, 커패시터를 포함하는 동적회로가 형성된 기판과 연속된다. 그와같은 기판은 제 1 도의 번호 101로 도시된다.
저비저항의 N-형 반도체(209) 또는 N-웰(well)은 기판(201)의 제 1 주표면상에 부분적 및 선택적으로 설치된다. 기판전위 발생회로는 반도체영역(209)에 형성된다. 더 상세히 말하면 저비저항의 반도체영역(202a), (202b), (203), (204), (205)은 반도체 영역(209)상에 선택적으로 설치된다.
P-형 반도체영역(226)이 게이트산화막(210)의 바로밑에 형성되고 P-형 반도체영역(202a), (202b)에 연결된다. P-형 반도체영역(226)은 예를들면 이온주입에 의하여 형성되는 것이다. 그적정용량은 VDD보다 높은 임계 전압(VT206)이 되도록 선택하여야 한다.
전극(217)에 인가되는 AC신호는 IC칩상에 형성된 슈미트트리거회로의 링발진기등으로되는 발진기의 출력신호일 수 있다.
P-형 반도체영역(202a), (202b)은 MOS 커패시터(206)의 한 개의 전극을 형성하고, 다른 한개의 전극(213)은 폴리실리콘, 알미늄, 몰리브데늄등으로 형성된다. 전극(213)은 P-형 반도체 영역(202a), (202b)사이의 반도체영역(209)의 표면으로부터 게이트산화막(210)에 의해서 격리된다. MOS 커패시터(206)은 결합 커패시터로 사용되는 것이다.
커패시터(206)의 한개의 전극은 AC신호를 인가하는 전극(217)을 구성한다. 커패시터(206)의 다른 한걔의 전극은 다른전극(220)에 연결되어 반도체영역(204)에 접촉에 의하여 연결된다.
영역(203), (204)은 MOSFET(207)의 소스 및 드레인을 구성하며, MOSFET (207)는 또 게이트산화막(211)과 폴리실리콘 등으로 된 게이트전극(214)을 포함한다. 영역(204), (205)은 MOSFET(208)의 소스 및 드레인을 구성하며 또 MOSFET (208)는 게이트산화막(212)과 폴리실리콘등으로 된 게이트전극(215)을 포함한다.
영역(204)은 MOSFET(207)의 소스와 MOSFET(208)의 드레인으로써 겸용으로 사용된다.
전극(216), (217), (218), (219), (220), (221), (222), (227)은 다음 각 전극 또는 영역(202), (213), (214), (203), (215), (205), (209)에 각각 연결된다.
전극(223)은 기판(201)의 제 2 주표면에 접촉을 통하여 전기적으로 연결된다. 전기배선(225)은 전극(216), (220), (221)을 서로 연결한다. 전기배선(225)은 전극(222), (223)을 서로 연결한다. 영역(203)에 접촉되어 연결된 전극(219)은 도시되지 않았으나 접지전위로도 될 수 있는 일정한 전압원에 연결된다.
영역(209)에 접촉되어 연결된 전극(227)은 배선도에 도시된 바와같이 다른 일정전압원(231)에 연결되고, 또한 영역(209)과 기판(201)사이의 P-N접합을 익바이어스하도록 연결되어 있다.
게이트전극(214)은 상술한 일정전압원(접지전위)에 영역(203)과 같이 연결되고, 영역(204)에 접촉되어 전극(220)에 연결된다. 게이트(221)은 영역(240)에 접촉된 전극(220)에 연결되고, 전극(222)은 영역(205)에 연결된다.
제 8 도는 제 7 도의 등가회로도로써 도시된 바와같이 기생 P-N 다이오드(229)는 P-형 반도체영역(202a), (202b)과 N-형 반도체영역(209)사이에 형성되고, 기생 P-N형 다이오드(230)는 P-형 반도체영역(240)과 N형 반도체 영역(209)사이에 형성된다. 기생커패시터(211)는 기판(201)과 접지전위 사이에 등가적으로 형성된다. MOS 커패시터(206)과 기생커패시터(228)는 직렬연결을 형성한다.
제 9 도(a)와 같은 신호가 전극(217)에 인가될 때 전기배선(224)상의 전위는 MOS 커패시터(206)의 용량결합으로 인하여 (7)식으로 주어지는 VP진폭을 갖는다.
VP=VDDXC206/(C206+C228) ……………………………………… (7)
여기서 C206 C228은 각각 MOS 커패시터(206) 및 기생 커패시터(228)의 용량치를 표시한다. 그러나 일반적으로 C206≫C228이므로 (7)식은
VP=VDD ……………………………………………………………… (8)
이다. P-채널 MOSFET(207)의 게이트전극(218) 및 드레인 전극(219)은 접지전위로 되어있기 때문에 전기배선(224)의 전위가 MOSFET(207)의 임계전압의 절대치 │VT207│를 초과할 때 MOSFET(207)는 도통한다. 결과적으로 전기배선(224)의 전위는 │VT207│ 및 -(VP│VT207│)=-(VDD-│VT207│의 값을 표시한다.
안정상태에서 전기배선(224)의 전위가 │VT207│ 가까운 때는 MOSFET (208)는 비도통상태이고, 전기배선(224)의 전위가 -(VDD-│VT207│)일때 MOSFET(208)는 도통하여 커패시터(231)의 전하가 MOSFET(208) 및 MOS 커패시터(206)을 통하여 유출한다.
이방전은 기판전위를 낮추고 최종적으로
-(VDD-│VT207│-│VT208│……………………………………… (9)
로 된다.
VDD의 전압이 전극(227)을 통하여 영역(209)에 인가되어 있고 기판(201)이 음전위이기 때문에 영역(209)로 형성된 음극과 기판(201)으로 형성된 양극을 갖는 기생다이오드(232)는 역바이어스되어서 비도통상태를 유지한다. 환언하면 전자들이 기생다이오드(232)를 통하여 기판(201)속으로 주입되지 않는다. 따라서 동적회로의 오동작이 방지되는 것이다.
상기한 실시에에서 AC신호가 게이트전극(213)에 인가되고 영역(202a), (202b)은 전기배선(224)에 접속되었으나 AC신호를 영역(202a), (202b)에 인가하고, 전극(213)을 전기배선(224)에 접속되도록 배열을 바꿔도 좋다.
상기 실시예에서 사용된 MOS 커패시터(206)의 자리에 한쌍의 폴리실리콘이 산화엷은막에 의해서 격리된 구조의 커패시터를 사용하여도 된다.
제 10 도는 기판(201)으로부터 산화엷은막(201a)에 의하여 격리된 제 1 폴리실리콘엷은막(213a)과 이 제 1 포릴실리콘엷은막(213a)으로부터 또다른 산화엷은막(213b)과 이 제 1 및 제 2 폴리실리콘엷은막(213a), (213b)이 결합커패시터(206A)의 전극을 구성하여, 제 7 도의 커패시터(206)와 동등한 배열의 예를 표시한다. 제 2 폴리실리콘엷은막(213b)은 전기배선(224)에 의해서 영역(204)에 연결된다. 기타 잔여부분의 배열은 제 7 도의 것과 동일하다.
상술한 실시예에서는 기판이 P-형이나, 본 발명은 기판이 N-형인 IC에도 역시 사용할 수 있다.
이 경우에는 영역(202a), (202b), (203), (204), (205), (209), (226)은 제 7 도에서 설명한 것과 반대의 형이 된다.
이 경우에 본 발명은 기판속으로의 정공의 주입을 효과적으로 방지한다. 일반적으로 본 발명은 기판속에서 소수 캐리어의 주입을 효과적으로 방지하므로서 동적회로의 오동작을 방지하는 것이다.
이상에서 설명한 바와같이 본 발명은 기판전위 발행회로가 기판의 형과 반대되는 도전형의 반도체 영역속에 형성되고, 상술한 반도체영역과 기판사이의 접합이 역바이어스 되게하므로서 동적회로의 오동작을 방지하는 효과가 있다.

Claims (18)

  1. 기판의 제 1 주표면위의 부분적으로 형성된 제 2 도전형의 제 1 반도체영역과, 기판과 제 1 반도체영역사이의 접합부에 형성된 기생다이오드를 역바이어스로하는 전압을 받도록 연결된 전극을 갖으며 ; 한쪽전극에 AC신호를 수신하도록 연결되고 다른쪽 전극은 또다른 정전용량수단의 전극에 연결되어 정전용량이 직렬연결을 형성하는 결합용량수단과 ; 제 1 정류기요소가 제 1 반도체영역에 형성되고, 도전되게 연결되어, 결합용량수단과 상기 또다른 용량수단사이의 접합부의 전위가 기정치를 초과할 때, 그것으로 AC신호를 발생하기 위하여 그 순시치가 기간중에 외부로부터 공급되는 상기 전위범위 밖이 되며 ; 제 1 반도체영역에 형성된 제 2 정류기요소와 기판을 상기 접하부에 결합되고 상기 접합부의 전위의 상기 순시치가 외부로부터 제공되는 상기 전위범위 밖이 되어 도전되게 연결되고, 그것으로서 기판의 전위를 상기 전위범위밖의 순시치와 대략 갖게 되도록하며 ; 제 1 도전형 반도체 기판속에 기판위에 설치된 커패시터를 포함하는 동적회로로서, 외부로부터 제공되는 전위범위밖의 전위를 발생하기 위한 기판전위 발생장치.
  2. 제 1 항에 있어서, 상기 또다른 정전용량수단이 기생용량이 되는 기판전위 발생장치.
  3. 제 1 항에 있어서, 상기 결합용량수단의 상기 한쪽전극에 상기 전압을 인가하는 수단을 포함하는 기판 전위 발생장치.
  4. 제 1 항에 있어서, 상기 제 1 반도체영역의 전극에 역바이어스용 상기 전압을 인가하는 수단을 포함하는 기판전위 발생장치.
  5. 제 1 항에 있어서, 상기 제 1 정류기는 소스를 상기 접합부에 연결하고 게이트전극은 드레인 또는 소스에 연결된 MOSFET를 포함하는 기판전위 발생장치.
  6. 제 5 항에 있어서 상기 MOSFET의 드레인은 영전위의 단자에 연결되고, 상기 기정치는 상기 MOSFET의 임계치로 되는 기판전위 발생장치.
  7. 제 5 항에 있어서 상기 MOSFET의 소스 및 드레인은 상기 제 1 도전형의 반도체영역들로 형성된 기판전위 발생장치.
  8. 제 7 항에 있어서 상기 MOSFET는 반도체영역들이 소스 및 드레인을 형성하는 사이의 상기 제 1 반도체영역의 표면에 설치된 게이트전극을 포함하는 기판전위 발생장치.
  9. 제 1 항에 있어서 상기 제 2 정류기는 소스를 기판에 연결하고, 드레인을 상기 접합부에 연결하고, 게이트전극을 드레인 또는 소스에 연결하는 기판전위 발생장치.
  10. 제 9 항에 있어서 상기 MOSFET의 소스 및 드레인은 상기 제 1 도전형 반도체영역으로 형성된 기판전위 발생장치.
  11. 제 10 항에 있어서 상기 MOSFET의 게이트전극은 소스 및 드레인을 형성하는 상기 반도체영역들 사이의 상기 제 1 반도체영역의 표면에 형성된 기판전위 발생장치.
  12. 제 1 항에 있어서 기판의 제 2 주표면에 접촉하여 연결된 상기 전극이 설치되고 상기 제 2 정류기요소와 상기 기판의 제 2 표면에 접촉연결된 전극과 연결된 기판전위 발생장치.
  13. 제 1 항에 있어서 상기 제 1 정류기요소는 상기 제 1 반도체영역위에 제 2 및 제 3 반도체영역들을 부분적으로 포함하는 MOSFET를 포함하고 제 2 및 제 3 반도체영역 사이의 제 1 반도체영역위에 절연층을 통하여 설치된 게이트전극과 제 2 및 제 3 반도체영역이 설치된 자리가 아닌 자리에 제 1 도전형의 제 4 및 제 5 반도체영역을 포함하는 MOSFET를 포함하는 상기 제 2 정류기요소와 제 4 및 제 5 반도체영역 사이의 제 1 반도체영역의 소스위에 절연층을 통하여 설치된 게이트전극을 포함하는 기판전위 발생장치.
  14. 제 13 항에 있어서 결합용량수단의 제 1 전극은 신호가 인가되는 전극을 형성하고 결합용량수단의 타전극은 제 3 및 제 4 반도체영역에 연결된 전극에 전기적으로 연결되고 제 2 영역에 접촉하여 연결된 전극이 전기적으로 제 2 일정전압원에 연결되고 제 1 영역에 접촉하여 연결된 전극이 제 3 일정전압원에 전기적으로 연결되고 ; 제 5 영역에 접촉하여 연결된 전극은 기판의 제 2 주표면에 접촉하여 연결된 전극에 전기적으로 연결되고 ; 제 1 정류기요소의 MOSFET의 게이트전극은 전기적으로 제 2 전압원 또는 제 3 영역에 접촉하여 연결된 전극에 연결되고 ; 제 2 정류기요소의 MOSFET의 게이트전극은 전기적으로 제 4 영역에 접촉하여 연결된 전극 또는 제 5 영역에 접촉하여 연결된 전극에 연결된 기판전위 발생장치.
  15. 제 13 항에 있어서 제 3 및 제 4 영역은 한개로 되거나 또는 같은 영역으로 되는 기판전위 발생장치.
  16. 제 15 항에 있어서 동적회로의 커패시터의 한쪽전극은 전압원에 연결되고, 그것은 제 2 일정전압원 또는 제 3 일정전압원과 같게된 기판전위 발생장치.
  17. 제 16 항에 있어서, 제 1 도전형의 반도체기판의 제 1 주표면위에 부분적으로 형성된 제 1 및 제 2 영역을 포함하는 MOSFET를 포함하는 동적메모리를 포함하는 동적회로와, 상기 제 1 및 제 2 영역은 제 2 도전형으로 되었으며 게이트전극은 제 1 및 제 2 반도체영역사이의 기판표면위의 절연층을 통하여 설치되고, 커패시터가 MOSFET 근방의 기판위에 설치되어 한개의 전극은 전기적으로 상기 영역중의 한개에 결합되고 타전극은 전기적으로 일정전압원에 연결된 기판전이 발생장치.
  18. 제 1 항에 있어서 동적회로는 제 1 도전형의 반도체기판의 제 1 주표면위에 부분적으로 형성된 제 1 및 제 2 영역을 포함하는 MOSFET를 포함하는 동적메모리를 포함하고, 제 1 및 제 2 영역은 제 2 도전형으로 되어서 게이트전극이 제 1 및 제 2 반도체영역 사이의 기판위에 절연층을 통하여 설치되고 커패시터가 MOSFET 근방의 기판위에 설치되고 한쪽전극이 전기적으로 상기 영역중의 하나에 결합되고 다른 전극은 전기적으로 일정전압원에 연결된 기판전위 발생장치.
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