JPS6388859A - ラツチアツプ保護回路付き集積回路 - Google Patents
ラツチアツプ保護回路付き集積回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
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- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補性ＭＯＳ回路技術によるラッチアンプ保
護回路付き集積回路に関する。
護回路付き集積回路に関する。
相補性ＭＯＳテクノロジーによるこの種の集積回路では
、半導体基板は集積回路の接地電位に接続されておらず
、基板バイアス電圧発生器により負に充電される。基板
バイアス電圧発生器の基板バイアス電圧はトランジスタ
ーおよび障壁キャパシタンスを減少し、またスイッチン
グ速度を改善する。埋め込まれているｎ伝導形のトラフ
状の半導体領域を設けられているｐ伝導形の材料から成
る半導体基板では、負の基板バイアス電圧は約−２ない
し一３■である。トラフ状の半導体領域の外側に半導体
基板上に設けられている電界効果トランジスタのソース
領域はこの場合接地電位に接続されている。
、半導体基板は集積回路の接地電位に接続されておらず
、基板バイアス電圧発生器により負に充電される。基板
バイアス電圧発生器の基板バイアス電圧はトランジスタ
ーおよび障壁キャパシタンスを減少し、またスイッチン
グ速度を改善する。埋め込まれているｎ伝導形のトラフ
状の半導体領域を設けられているｐ伝導形の材料から成
る半導体基板では、負の基板バイアス電圧は約−２ない
し一３■である。トラフ状の半導体領域の外側に半導体
基板上に設けられている電界効果トランジスタのソース
領域はこの場合接地電位に接続されている。
正の供給電圧のスイッチオンの瞬間に、考察されている
ｐ伝導形の半導体基板は先ず“浮動”状態にあり、外部
の電位から隔離されている。
ｐ伝導形の半導体基板は先ず“浮動”状態にあり、外部
の電位から隔離されている。
この状態は、基板バイアス電圧発生器が有効になること
により終了する。供給電圧がスイッチオンされてから基
板バイアス電圧発生器が有効になるまでの時間間隔は主
にクロック周波数、存在する結合キャパシタンスおよび
存在する容量性負荷により影響される。“浮動”の時間
中は半導体基板は、一方ではトラフ状の半導体領域と基
板との間に、また他方では接地電位と接続されているソ
ース領域と基板との間に存在している障壁キャパシタン
スを介して一時的に正のバイアス電圧に充電され得る。
により終了する。供給電圧がスイッチオンされてから基
板バイアス電圧発生器が有効になるまでの時間間隔は主
にクロック周波数、存在する結合キャパシタンスおよび
存在する容量性負荷により影響される。“浮動”の時間
中は半導体基板は、一方ではトラフ状の半導体領域と基
板との間に、また他方では接地電位と接続されているソ
ース領域と基板との間に存在している障壁キャパシタン
スを介して一時的に正のバイアス電圧に充電され得る。
この正のバイアス電圧は基板バイアス電圧発生器が有効
になる際に初めて再び減衰し、またその出力端に次第に
ビルドアップする負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中にも、半導体基板から基
板バイアス電圧発生器を経て接地電位にある後者の端子
へ導き出される一層大きい電流が基板バイアス電圧発生
器の内部抵抗における電圧降下により半導体基板の正の
バイアス電圧に通じ得る。しかし、正のバイアス電圧は
、−・般に集積回路の損傷を意味するラッチアンプ作用
がレリースされ得るので、集積回路の安全を脅かす危険
が高い。
になる際に初めて再び減衰し、またその出力端に次第に
ビルドアップする負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中にも、半導体基板から基
板バイアス電圧発生器を経て接地電位にある後者の端子
へ導き出される一層大きい電流が基板バイアス電圧発生
器の内部抵抗における電圧降下により半導体基板の正の
バイアス電圧に通じ得る。しかし、正のバイアス電圧は
、−・般に集積回路の損傷を意味するラッチアンプ作用
がレリースされ得るので、集積回路の安全を脅かす危険
が高い。
ラッチアップ作用を説明するために、トラフ状の半導体
領域のなかに位置する第１のチャネル形式の電界効果ト
ランジスタの１つの端子とこの領域の外側で半導体基板
上に位置する第２のチャネル形式の電界効果トランジス
タの１つの端子との間に一般に交互の伝導形式の４つの
相続く半導体層が存在しており、その際に前者のトラン
ジスタの一方の端子領域は第１の半導体層を、トラフ状
の半導体領域は第２の半導体層を、半導体基板は第３の
半導体層を、また後者のトランジスタの一方の端子領域
は第４の半導体層を形成することから出発する。この構
成に基づいて、１つの寄生的なｐｎｐトランジスタおよ
び１つのｎｐｎ ）ランジスクが生ずる。Ｉ）ｎｌｌ）
）ランジスタのコレクタはｎｐｎ ）ランジスタのベー
スに相当し、またｐｎｐトランジスタのベースはｎｐｎ
トランジスタのコレクタに相当する。この構造はサイ
リスクのように１つの四層ダイオードｐｎｐｎを形成す
る。
領域のなかに位置する第１のチャネル形式の電界効果ト
ランジスタの１つの端子とこの領域の外側で半導体基板
上に位置する第２のチャネル形式の電界効果トランジス
タの１つの端子との間に一般に交互の伝導形式の４つの
相続く半導体層が存在しており、その際に前者のトラン
ジスタの一方の端子領域は第１の半導体層を、トラフ状
の半導体領域は第２の半導体層を、半導体基板は第３の
半導体層を、また後者のトランジスタの一方の端子領域
は第４の半導体層を形成することから出発する。この構
成に基づいて、１つの寄生的なｐｎｐトランジスタおよ
び１つのｎｐｎ ）ランジスクが生ずる。Ｉ）ｎｌｌ）
）ランジスタのコレクタはｎｐｎ ）ランジスタのベー
スに相当し、またｐｎｐトランジスタのベースはｎｐｎ
トランジスタのコレクタに相当する。この構造はサイ
リスクのように１つの四層ダイオードｐｎｐｎを形成す
る。
半導体基板の正のバイアス電圧では第３の半導体層と第
４の半導体層との間のｐｎ接合が、この四層構造のなか
に寄生的なサイリスク作用に帰せられる１つの電流枝路
が前記のトランジスタ端子の間に生ずるほど導通方向に
バイアスされ得る。その後、電流枝路は正の基板バイア
ス電圧の消滅後も残存し、集積回路を熱的に過負荷し得
る。
４の半導体層との間のｐｎ接合が、この四層構造のなか
に寄生的なサイリスク作用に帰せられる１つの電流枝路
が前記のトランジスタ端子の間に生ずるほど導通方向に
バイアスされ得る。その後、電流枝路は正の基板バイア
ス電圧の消滅後も残存し、集積回路を熱的に過負荷し得
る。
トランジスタキャパシタンスおよび障壁キャパシタンス
の減少のためにＮＭＯＳ技術において、集積回路上のい
わゆる基板バイアス電圧発生器を介して発生される負の
基板バイアス電圧がが使用されることは公知である（図
書シリーズ「半導体エレクトロニクス（Ｈａｌｂｌｅｉ
ｔｅｒｅｌｅｋｔｒｏｎｉｋ） Ｊ、１４、エイチ・
ワイス（Ｈ，誓ｅｉｓｓ）、ケイ・ホーニンガー（Ｋ、
Ｈｏｒｎｉｎｇｅｒ ） ” ’Ｊ積ＭＯＳ回路（Ｉ
ｎｔｅｇｒｉｅｒｔｅ ＭＯＳ−５ｃｈａｌｔｕｎｇｅ
ｎ ）″、第２４７−２４８頁参照）。正の半導体基板
電圧におけるラッチアップ作用は同じくこの専門図書の
第１１１〜１１２頁にも記載されている。解決策として
ここにはテクノロジーの変更（ドーピングプロフィル）
または設計時の対策（トラフ間隔）が提案されている。
の減少のためにＮＭＯＳ技術において、集積回路上のい
わゆる基板バイアス電圧発生器を介して発生される負の
基板バイアス電圧がが使用されることは公知である（図
書シリーズ「半導体エレクトロニクス（Ｈａｌｂｌｅｉ
ｔｅｒｅｌｅｋｔｒｏｎｉｋ） Ｊ、１４、エイチ・
ワイス（Ｈ，誓ｅｉｓｓ）、ケイ・ホーニンガー（Ｋ、
Ｈｏｒｎｉｎｇｅｒ ） ” ’Ｊ積ＭＯＳ回路（Ｉ
ｎｔｅｇｒｉｅｒｔｅ ＭＯＳ−５ｃｈａｌｔｕｎｇｅ
ｎ ）″、第２４７−２４８頁参照）。正の半導体基板
電圧におけるラッチアップ作用は同じくこの専門図書の
第１１１〜１１２頁にも記載されている。解決策として
ここにはテクノロジーの変更（ドーピングプロフィル）
または設計時の対策（トラフ間隔）が提案されている。
ラッチアップ作用を阻止する１つの他の提案は刊行物：
ディー・タカクス（０，Ｔａｋａｃｓ）ほか“オンチッ
プ基板バイアス発生器を有するｎウェルＣＭＯＳ中の静
的および過渡的ラソチアソプハードネス（Ｓｔａｔｉｃ
ａｎｄ ｔｒａｎｓｉｅｎｔ １ａｔｃｈ−ｕｐ ｈ
ａｒｄｎｅｓｓ ｉｎ ｎ−ｗｅｌｌ ＣＭＯＳｗｉｔ
ｈ ｏｎ−ｃｈｉｐ ５ｕｂｓｔｒａｔｅ ｂｉａｓ
ｇｅｎｅｒａｔｅｒ ） ″、ＩＥＤＭ ８５．テ
クニカルダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ） 、第５０４〜５０Ｂ頁に示されている。ここに
は、半導体基板中の寄生的バイポーラトランジスタを能
動化するのに十分でない値に半導体基板電位を制限する
ことによってラッチアップ作用を防止する端子回路が提
案されている。そのために端子回路は高い容量性充電電
流を接地点に導き出さなければならない。
ディー・タカクス（０，Ｔａｋａｃｓ）ほか“オンチッ
プ基板バイアス発生器を有するｎウェルＣＭＯＳ中の静
的および過渡的ラソチアソプハードネス（Ｓｔａｔｉｃ
ａｎｄ ｔｒａｎｓｉｅｎｔ １ａｔｃｈ−ｕｐ ｈ
ａｒｄｎｅｓｓ ｉｎ ｎ−ｗｅｌｌ ＣＭＯＳｗｉｔ
ｈ ｏｎ−ｃｈｉｐ ５ｕｂｓｔｒａｔｅ ｂｉａｓ
ｇｅｎｅｒａｔｅｒ ） ″、ＩＥＤＭ ８５．テ
クニカルダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ） 、第５０４〜５０Ｂ頁に示されている。ここに
は、半導体基板中の寄生的バイポーラトランジスタを能
動化するのに十分でない値に半導体基板電位を制限する
ことによってラッチアップ作用を防止する端子回路が提
案されている。そのために端子回路は高い容量性充電電
流を接地点に導き出さなければならない。
上記の端子回路により原理的に、半導体基板の正の充電
の可能性は排除されず、単にその影響が、半導体基板の
正の充電が行われた場合に低抵抗の接地接続が正の充電
を再び消滅させることにより補償される。
の可能性は排除されず、単にその影響が、半導体基板の
正の充電が行われた場合に低抵抗の接地接続が正の充電
を再び消滅させることにより補償される。
本発明の目的は、冒頭に記載した種類の集積回路であっ
て、ランチアンプ作用の生起がほぼ回避される集積回路
を提供することである。
て、ランチアンプ作用の生起がほぼ回避される集積回路
を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積回路により達成される。
記載の集積回路により達成される。
特許請求の範囲第２項ないし第１２項には本発明の有利
な実施例があげられており、また特許請求の範囲第１３
項には本発明の有利な応用例があげられている。
な実施例があげられており、また特許請求の範囲第１３
項には本発明の有利な応用例があげられている。
本発明により得られる利点は特に、ラッチアップ作用を
レリースし得る望ましくない高い半導体基板の充電が簡
単な手段により、この危険を排除する値に制限されるこ
とである。
レリースし得る望ましくない高い半導体基板の充電が簡
単な手段により、この危険を排除する値に制限されるこ
とである。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図には、ドープされた半導体材料、たとえばｐ伝導
形シリコンから成る半導体基板１の上に構成されている
ラッチアップ保護回路を有する本発明による集積回路が
示されている。半導体基板１は、その境界面１ａまで延
びているｎ伝導形のトラフ状の半導体領域２を有する。
形シリコンから成る半導体基板１の上に構成されている
ラッチアップ保護回路を有する本発明による集積回路が
示されている。半導体基板１は、その境界面１ａまで延
びているｎ伝導形のトラフ状の半導体領域２を有する。
半導体領域２の外側の半導体基板内に、２つのｎチャネ
ル電界効果トランジスタ端子およびＴ３のソースおよび
ドレイン領域を形成するｎ＋ドープされた半導体領域３
．４．２０および２１が埋め込まれている。
ル電界効果トランジスタ端子およびＴ３のソースおよび
ドレイン領域を形成するｎ＋ドープされた半導体領域３
．４．２０および２１が埋め込まれている。
任意に構成されていてよいコンデンサＣは、この場合、
１つの平らな誘電体層２５．１つの平らなポリシリコン
１ｉ２６および１つの平らなｎドープされた層２４から
成っており、ｎチャネル電界効果トランジスタ端子と一
緒に、情報の書込みおよび読出しが可能な１トランジス
タメモリセルを形成する。半導体領域３と４との間また
は２０と２１との間に位置するチャネル範囲は、１つの
端子６または３７を設けられており、またたとえば５ｉ
０２から成る１つの薄い電気絶縁Ｎ７または２３により
境界面１ａから隔てられている１つのゲート５または２
２により覆われる。ドレイン領域２１は端子３８と接続
されており、他方ソース領域３は接地電位ＶＳＳにある
端子８と接続されている。さらに半導体領域２のなかに
１つのｐチャネル電界効果トランジスタＴ１のソースお
よびドレイン領域を形成するｐ＋ドープされた半導体領
域９および１０が埋め込まれている。領域９と１０との
間に位置するチャネル範囲は、１つの端子１２を設けら
れており、またたとえばＳ ｉ Ｏ２から成る１つの薄
い電気絶縁ｒｆ１１３により境界面１ａから隔てられて
いる１つのゲート１１により覆われる。電界効果トラン
ジスタＴＩのソース領域９は、供給電位ＶＯＯと接続さ
れている１つの端子１４と接続されている。端子１４と
接続されているｎ＋ドープされた接触領域１５を介して
半導体領域２は供給電圧ＶＯＯに接続されている。
１つの平らな誘電体層２５．１つの平らなポリシリコン
１ｉ２６および１つの平らなｎドープされた層２４から
成っており、ｎチャネル電界効果トランジスタ端子と一
緒に、情報の書込みおよび読出しが可能な１トランジス
タメモリセルを形成する。半導体領域３と４との間また
は２０と２１との間に位置するチャネル範囲は、１つの
端子６または３７を設けられており、またたとえば５ｉ
０２から成る１つの薄い電気絶縁Ｎ７または２３により
境界面１ａから隔てられている１つのゲート５または２
２により覆われる。ドレイン領域２１は端子３８と接続
されており、他方ソース領域３は接地電位ＶＳＳにある
端子８と接続されている。さらに半導体領域２のなかに
１つのｐチャネル電界効果トランジスタＴ１のソースお
よびドレイン領域を形成するｐ＋ドープされた半導体領
域９および１０が埋め込まれている。領域９と１０との
間に位置するチャネル範囲は、１つの端子１２を設けら
れており、またたとえばＳ ｉ Ｏ２から成る１つの薄
い電気絶縁ｒｆ１１３により境界面１ａから隔てられて
いる１つのゲート１１により覆われる。電界効果トラン
ジスタＴＩのソース領域９は、供給電位ＶＯＯと接続さ
れている１つの端子１４と接続されている。端子１４と
接続されているｎ＋ドープされた接触領域１５を介して
半導体領域２は供給電圧ＶＯＯに接続されている。
さらに、接地電位ＶＳＳおよび供給電圧ＶＤＤに接続さ
れており、たとえば−２ないし一３■の負の基板バイア
ス電圧を発生する基板バイアス電圧発生器】６が設けら
れている。基板バイアス電圧発生器１６の出力端１７は
入力端３０を介してラッチアップ保護回路２７と接続さ
れており、また半導体基板１のなかに埋め込まれている
ｐ＋ドープされた基板電圧端子１８と接続されている。
れており、たとえば−２ないし一３■の負の基板バイア
ス電圧を発生する基板バイアス電圧発生器】６が設けら
れている。基板バイアス電圧発生器１６の出力端１７は
入力端３０を介してラッチアップ保護回路２７と接続さ
れており、また半導体基板１のなかに埋め込まれている
ｐ＋ドープされた基板電圧端子１８と接続されている。
それによって半導体基板１は基板バイアス電圧発生器１
６により発生される負の基板バイアス電圧■□８にあり
、他方において半導体基板１のなかに位置するトランジ
スタ、たとえばＴ２のソース領域、たとえば３ば接地電
位ＶＳＳにある。これにより、なかんずく、半導体基板
１のなかに配置されているトランジスタのドレインおよ
びソース領域の障壁キャパシタンスが小さくされること
が達成される。鎖線１９に沿って位置する四層構造３．
１．２および９が端子８と１４との間に生じ得るラッチ
アップ作用を避けるため、コンデンサＣの容量性充電電
流が電子的保護回路２７により、ランチアンプがレリー
ズされるほど基板を正に充電するのに十分でない値に減
ぜられる。電子的保護回路２７のなかで入力端３０にお
ける信号の大きさに関係して入力端３１が、コンデンサ
Ｃのコンデンサ面２６に接続されている出力端２９と電
気的に接続される。入力端３１はコンデンサに対するバ
イアス電圧発生器２８に接続されている。
６により発生される負の基板バイアス電圧■□８にあり
、他方において半導体基板１のなかに位置するトランジ
スタ、たとえばＴ２のソース領域、たとえば３ば接地電
位ＶＳＳにある。これにより、なかんずく、半導体基板
１のなかに配置されているトランジスタのドレインおよ
びソース領域の障壁キャパシタンスが小さくされること
が達成される。鎖線１９に沿って位置する四層構造３．
１．２および９が端子８と１４との間に生じ得るラッチ
アップ作用を避けるため、コンデンサＣの容量性充電電
流が電子的保護回路２７により、ランチアンプがレリー
ズされるほど基板を正に充電するのに十分でない値に減
ぜられる。電子的保護回路２７のなかで入力端３０にお
ける信号の大きさに関係して入力端３１が、コンデンサ
Ｃのコンデンサ面２６に接続されている出力端２９と電
気的に接続される。入力端３１はコンデンサに対するバ
イアス電圧発生器２８に接続されている。
バイアス電圧発生器２８は接地電位ＶＳＳおよび供給電
圧ＶＤＣＩと接続されている。バイアス電圧発生器２８
の出力電圧はたとえば供給電圧の半分、すなわちＶ ｏ
ｏ ／ ２であってよい。電子的保護回路２７の入力
端３０は同時に基板バイアス電圧発生器１６の出力端１
７およびｐ＋ドープされた基板バイアス電圧端子１８と
接続されている。内部参照電圧よりも大きい電圧ｖｅｅ
における集積回路の投入において、電子的保護回路２７
は入力端３１と出力端２９との間の接続を遮断する。こ
のことは、正の基板電位においてバイアス電圧発生器２
８からコンデンサＣへの容量性充電電流が遮断されるこ
とを意味する。これはたとえば、供給電圧ＶＤＤのスイ
ッチオンの際に半導体基板１が、基板バイアス電圧発生
器１６がまだその完全な負のバイアス電圧を供給しない
間に、容量性充電電流により正のバイアス電圧に高めら
れるときに生ずる。正規作動中または負の基板バイアス
電圧の際にはコンデンサ面２６は低抵抗で電子的保護回
路２７を介してコンデンサに対するバイアス電圧発生器
２８に接続されている。
圧ＶＤＣＩと接続されている。バイアス電圧発生器２８
の出力電圧はたとえば供給電圧の半分、すなわちＶ ｏ
ｏ ／ ２であってよい。電子的保護回路２７の入力
端３０は同時に基板バイアス電圧発生器１６の出力端１
７およびｐ＋ドープされた基板バイアス電圧端子１８と
接続されている。内部参照電圧よりも大きい電圧ｖｅｅ
における集積回路の投入において、電子的保護回路２７
は入力端３１と出力端２９との間の接続を遮断する。こ
のことは、正の基板電位においてバイアス電圧発生器２
８からコンデンサＣへの容量性充電電流が遮断されるこ
とを意味する。これはたとえば、供給電圧ＶＤＤのスイ
ッチオンの際に半導体基板１が、基板バイアス電圧発生
器１６がまだその完全な負のバイアス電圧を供給しない
間に、容量性充電電流により正のバイアス電圧に高めら
れるときに生ずる。正規作動中または負の基板バイアス
電圧の際にはコンデンサ面２６は低抵抗で電子的保護回
路２７を介してコンデンサに対するバイアス電圧発生器
２８に接続されている。
第２図には、追加的な端子回路により第１図と相違する
本発明の第２の実施例が示されている。
本発明の第２の実施例が示されている。
基板バイアス電圧発生器１６の出力端１７は１つの電子
的スイッチ、ここでは電界効果トランジスタＴ４を介し
て、接地電位ＶＳＳにある１つの回路点と接続されてい
る。図示されている実施例ではこの回路点は端子３６で
ある。詳細には、第２図の配置における出力端１７は、
半導体基板ｌのなかに埋め込まれている１つのｎ＋ドー
プされた半導体領域３２と接続されている。半導体基板
１のなかに埋め込まれている１つの別のｎ＋ドープされ
た半導体領域３３が、接地電位ＶＳＳにある回路点、す
なわち端子３６と接続されている。領域３２と３３との
間に位置する半導体基板１の範囲は、たとえば５ｉ０２
から成る薄い電気絶縁層３４により境界層１ａから隔て
られている１つのゲート３５により覆われている。領域
３２および３３は部分３４および３５と一緒に１つのｎ
チャネル電界効果トランジスタＴ４を形成する。トラン
ジスタＴ４の駆動は節点１７を介して行われる。
的スイッチ、ここでは電界効果トランジスタＴ４を介し
て、接地電位ＶＳＳにある１つの回路点と接続されてい
る。図示されている実施例ではこの回路点は端子３６で
ある。詳細には、第２図の配置における出力端１７は、
半導体基板ｌのなかに埋め込まれている１つのｎ＋ドー
プされた半導体領域３２と接続されている。半導体基板
１のなかに埋め込まれている１つの別のｎ＋ドープされ
た半導体領域３３が、接地電位ＶＳＳにある回路点、す
なわち端子３６と接続されている。領域３２と３３との
間に位置する半導体基板１の範囲は、たとえば５ｉ０２
から成る薄い電気絶縁層３４により境界層１ａから隔て
られている１つのゲート３５により覆われている。領域
３２および３３は部分３４および３５と一緒に１つのｎ
チャネル電界効果トランジスタＴ４を形成する。トラン
ジスタＴ４の駆動は節点１７を介して行われる。
第２図中のスイッチングトランジスタ３２ないし３５は
、半導体基板１とｎ＋ドープされた半導体領域３との間
のｐｎ接合の導通電圧よりも小さい値の低いカットオフ
電圧を有していなければならない。これは通常の仕方で
たとえば、領域３２と３３との間に位置する半導体基板
１の範囲がたとえばＩＱ”ｃｍ””の基本ドーピングの
ほかに追加的なドーピングを施されておらず、他方にお
いてその他の電界効果トランジスタ、たとえばＴ２のチ
ャネル範囲は好ましくは約ＩＱ１２ｃｍ−２の量でのイ
ンプランテーションにより基本ドーピングを強くする追
加的なドーピングを施されていることにより達成される
。使用される製造技術で２種類の絶縁層厚みが得られる
ならば、絶縁Ｎ３４に対してはたとえば１５ｎｍの薄い
ほうの厚みが使用され、他方において絶縁層７および１
３に対しては約２０ないし２５ｎｍの厚みが選定される
ことが目的にかなっている。半導体基板１がたとえば、
第１図で既に説明したように、基板バイアス電圧発生器
１６がまだ完全な負の電圧を有していないときに供給電
圧ＶＤ（ｌが与えられた際に生ずる正のバイアス電圧に
あれば、ゲート３５も相応に正にバイアスされており、
このことは低いカットオフ電圧の超過の際にスイッチン
グトランジスタ３２ないし３５が導通することに通ずる
。
、半導体基板１とｎ＋ドープされた半導体領域３との間
のｐｎ接合の導通電圧よりも小さい値の低いカットオフ
電圧を有していなければならない。これは通常の仕方で
たとえば、領域３２と３３との間に位置する半導体基板
１の範囲がたとえばＩＱ”ｃｍ””の基本ドーピングの
ほかに追加的なドーピングを施されておらず、他方にお
いてその他の電界効果トランジスタ、たとえばＴ２のチ
ャネル範囲は好ましくは約ＩＱ１２ｃｍ−２の量でのイ
ンプランテーションにより基本ドーピングを強くする追
加的なドーピングを施されていることにより達成される
。使用される製造技術で２種類の絶縁層厚みが得られる
ならば、絶縁Ｎ３４に対してはたとえば１５ｎｍの薄い
ほうの厚みが使用され、他方において絶縁層７および１
３に対しては約２０ないし２５ｎｍの厚みが選定される
ことが目的にかなっている。半導体基板１がたとえば、
第１図で既に説明したように、基板バイアス電圧発生器
１６がまだ完全な負の電圧を有していないときに供給電
圧ＶＤ（ｌが与えられた際に生ずる正のバイアス電圧に
あれば、ゲート３５も相応に正にバイアスされており、
このことは低いカットオフ電圧の超過の際にスイッチン
グトランジスタ３２ないし３５が導通することに通ずる
。
それによってその後は節点１７における電圧は低いカッ
トオフ電圧の値に制限される。
トオフ電圧の値に制限される。
電子的保護回路がコンデンサＣの容量性充電電流の遮断
により半導体基板１におけるこの充電電流による正の充
電を阻止する間は、追加的な端子回路は正の基板充電の
その他のすべての可能性を妨げる。たとえば作動中に、
半導体基板１および部分１８．１７．１６を経て接地Ｖ
ＳＳへ流れ出る大きな電流が生ずると、基板バイアス電
圧発生器１６の内部抵抗Ｗに、出力端１７、従ってまた
半導体基板１が少なくとも一時的に正のバイアス電圧に
達するような電圧降下が生じ得る。この場合、この電流
は追加的な端子回路を経て流し出される。
により半導体基板１におけるこの充電電流による正の充
電を阻止する間は、追加的な端子回路は正の基板充電の
その他のすべての可能性を妨げる。たとえば作動中に、
半導体基板１および部分１８．１７．１６を経て接地Ｖ
ＳＳへ流れ出る大きな電流が生ずると、基板バイアス電
圧発生器１６の内部抵抗Ｗに、出力端１７、従ってまた
半導体基板１が少なくとも一時的に正のバイアス電圧に
達するような電圧降下が生じ得る。この場合、この電流
は追加的な端子回路を経て流し出される。
第１図および第２図中の基板バイアス電圧発生器１６、
電子的保護回路２７およびコンデンサに対するバイアス
電圧発生器２８が半導体基板の上に一緒に集積されてい
ることは目的にかなっている。
電子的保護回路２７およびコンデンサに対するバイアス
電圧発生器２８が半導体基板の上に一緒に集積されてい
ることは目的にかなっている。
第３図には電子的保護回路２７の原理回路が示されてい
る。この回路は３つの構成要素、すなわち１つの入力端
３０を有する１つのコンパレータにと、１つの増幅器Ｖ
と、１つの入力端３１および１つの出力端２９を有する
１つの電子スイッチＳとから成っている。コンパレーク
は入力端３０に与えられている電圧を内部の所与の電圧
値または接地電位ＶＳＳと比較する。比較の結果、与え
られている電圧が内部の電圧値よりも大きければ、相応
の信号が出力端３０ａに発せられ、この信号が増幅器■
を介して増幅され、また電子スイッチＳのなかで入力端
３１および出力端２９を電気的に互いに隔てる。しかし
、入力端３０に与えられている電圧が内部の電圧値より
も小さければ、出力端３０ａにおける信号を介して電子
スイッチＳのなかで入力端３１および出力端２９を電気
的に互いに接続する。増幅器Ｖは、電子スイッチＳへの
コンパレータにの出力電圧のマツチングの必要性に応じ
て組み込まれる。
る。この回路は３つの構成要素、すなわち１つの入力端
３０を有する１つのコンパレータにと、１つの増幅器Ｖ
と、１つの入力端３１および１つの出力端２９を有する
１つの電子スイッチＳとから成っている。コンパレーク
は入力端３０に与えられている電圧を内部の所与の電圧
値または接地電位ＶＳＳと比較する。比較の結果、与え
られている電圧が内部の電圧値よりも大きければ、相応
の信号が出力端３０ａに発せられ、この信号が増幅器■
を介して増幅され、また電子スイッチＳのなかで入力端
３１および出力端２９を電気的に互いに隔てる。しかし
、入力端３０に与えられている電圧が内部の電圧値より
も小さければ、出力端３０ａにおける信号を介して電子
スイッチＳのなかで入力端３１および出力端２９を電気
的に互いに接続する。増幅器Ｖは、電子スイッチＳへの
コンパレータにの出力電圧のマツチングの必要性に応じ
て組み込まれる。
第４図には抵抗性負荷を有する電子的保護回路２７の実
施例が示されている。この回路はただ２つの構成要素、
すなわち１つのコンパレータにおよび１つの電子スイッ
チＳから成っている。コンパレータにとしては、１つの
ｎチャネル電界効果トランジスタＴ５と、特に１つのｐ
チャネル電界効果トランジスタＴ６により形成されてお
りその基板でそのソース端子と接続されている１つの抵
抗性負荷要素との直列回路が設けられている。電界効果
トランジスタＴ５およびＴ６のゲートは一緒に接続され
ており、また接地ＶＳＳと接続されている。直列回路の
一方の端子は供給電圧ＶＤＤに接続されており、また他
方の端子および電界効果トランジスタＴ５のソース端子
は電子的保護回路２７の入力端２７を形成する。電子ス
イッチＳは１つのｐチャネル電界効果トランジスタＴ７
により実現されている。ソースおよびドレイン端子はそ
れぞれ電子的保護回路２７の入力端３１および出力端２
９を形成する。接続点３９はｐチャネル電界効果トラン
ジスタＴ７のゲートに接続されており、また電界効果ト
ランジスタＴ７の基板端子は供給電圧ＶＯＯに接続され
ている。
施例が示されている。この回路はただ２つの構成要素、
すなわち１つのコンパレータにおよび１つの電子スイッ
チＳから成っている。コンパレータにとしては、１つの
ｎチャネル電界効果トランジスタＴ５と、特に１つのｐ
チャネル電界効果トランジスタＴ６により形成されてお
りその基板でそのソース端子と接続されている１つの抵
抗性負荷要素との直列回路が設けられている。電界効果
トランジスタＴ５およびＴ６のゲートは一緒に接続され
ており、また接地ＶＳＳと接続されている。直列回路の
一方の端子は供給電圧ＶＤＤに接続されており、また他
方の端子および電界効果トランジスタＴ５のソース端子
は電子的保護回路２７の入力端２７を形成する。電子ス
イッチＳは１つのｐチャネル電界効果トランジスタＴ７
により実現されている。ソースおよびドレイン端子はそ
れぞれ電子的保護回路２７の入力端３１および出力端２
９を形成する。接続点３９はｐチャネル電界効果トラン
ジスタＴ７のゲートに接続されており、また電界効果ト
ランジスタＴ７の基板端子は供給電圧ＶＯＯに接続され
ている。
スイッチオンの際または作動中に入力端３０における電
圧が電圧ＶＳＳ （接地）ＵＴ（電界効果トランジス
タＴ５のカットオフ電圧）を超過すると、接続点３９に
おけるコンパレータにの出力電圧が上昇する。電界効果
トランジスタＴ５は遮断状態となり、また接続点３９は
負荷要素、この場合ｐチャネル電界効果トランジスタＴ
６を介して供給電圧■ｏｏに接続される。この理由から
ｐチャネル電界効果トランジスタＴ７は遮断状態にあり
、また入力端３１と出力端２９との間の接続は遮断され
ている。入力端３０における基板バイアス電圧がｖｓｓ
ＵＴよりも小さいときには、電界効果トランジスタ
Ｔ５およびＴ７は導通しており、従って入力端３１およ
び出力端２９は電気的に互いに接続されている。作動中
は電界効果トランジスタＴ５およびＴ６を通ってそれら
の設計に相応した小さい横電流が流れる。
圧が電圧ＶＳＳ （接地）ＵＴ（電界効果トランジス
タＴ５のカットオフ電圧）を超過すると、接続点３９に
おけるコンパレータにの出力電圧が上昇する。電界効果
トランジスタＴ５は遮断状態となり、また接続点３９は
負荷要素、この場合ｐチャネル電界効果トランジスタＴ
６を介して供給電圧■ｏｏに接続される。この理由から
ｐチャネル電界効果トランジスタＴ７は遮断状態にあり
、また入力端３１と出力端２９との間の接続は遮断され
ている。入力端３０における基板バイアス電圧がｖｓｓ
ＵＴよりも小さいときには、電界効果トランジスタ
Ｔ５およびＴ７は導通しており、従って入力端３１およ
び出力端２９は電気的に互いに接続されている。作動中
は電界効果トランジスタＴ５およびＴ６を通ってそれら
の設計に相応した小さい横電流が流れる。
第５図および第６図には、容量性負荷を有する電子的保
護回路２７の２つの実施例が示されている。それらは同
じく２つの構成要素、すなわち１つのコンパレータにお
よび１つの電子スイッチＳから成っている。容量性負荷
は第５図中のようにコンデンサとして接続された１つの
ｐチャネル電界効果トランジスタＴ９により実現されて
もよいし、または第６図中のようにｐチャネル電界効果
トランジスタＴ７の十分なゲートキャパシタンスにより
実現されてもよい。第５図および第６図の電子的保護回
路２７はその容量径負荷によってのみ第４図の電子的保
護回路２７と相違する。このために第５図中に使用され
るｐチャネル電界効果トランジスタＴ９はそのソース、
ドレインおよび基板端子で供給電圧ＶＤＤに接続される
。第６図の実施例では電界効果トランジスタＴ９は省略
されており、またコンデンサは電界効果トランジス夕Ｔ
７の十分な大きさのゲートキャパシタンスにより実現さ
れている。
護回路２７の２つの実施例が示されている。それらは同
じく２つの構成要素、すなわち１つのコンパレータにお
よび１つの電子スイッチＳから成っている。容量性負荷
は第５図中のようにコンデンサとして接続された１つの
ｐチャネル電界効果トランジスタＴ９により実現されて
もよいし、または第６図中のようにｐチャネル電界効果
トランジスタＴ７の十分なゲートキャパシタンスにより
実現されてもよい。第５図および第６図の電子的保護回
路２７はその容量径負荷によってのみ第４図の電子的保
護回路２７と相違する。このために第５図中に使用され
るｐチャネル電界効果トランジスタＴ９はそのソース、
ドレインおよび基板端子で供給電圧ＶＤＤに接続される
。第６図の実施例では電界効果トランジスタＴ９は省略
されており、またコンデンサは電界効果トランジス夕Ｔ
７の十分な大きさのゲートキャパシタンスにより実現さ
れている。
第５図および第６図中の入力端３０における電圧が電圧
ｖｓｓ ＵＴを超過すると、ｎチャネル電界効果トラ
ンジスタＴ５は遮断状態となる。その際に接続点３９は
充電されていないコンデンサを介して供給電圧ＶＯＯに
接続されており、電界効果トランジスタＴ７は遮断状態
にあり、また入力端３１と出力端２９との間の接続を遮
断する。
ｖｓｓ ＵＴを超過すると、ｎチャネル電界効果トラ
ンジスタＴ５は遮断状態となる。その際に接続点３９は
充電されていないコンデンサを介して供給電圧ＶＯＯに
接続されており、電界効果トランジスタＴ７は遮断状態
にあり、また入力端３１と出力端２９との間の接続を遮
断する。
入力端３０における電圧がＶＳＳ ＵＴよりも小さい
ときには、電界効果トランジスタＴ５は導通しており、
またコンデンサを充電する。電界効果トランジスタＴ７
も同じく導通しており、また入力端３１と出力端２９と
の間の接続は閉じられている。作動中は第５図中のコン
デンサおよび第６図中のゲートキャパシタンスは充電さ
れており、このことは電子的保護回路に、第４図中のそ
れと異なり、横電流が流れないことに通ずる。
ときには、電界効果トランジスタＴ５は導通しており、
またコンデンサを充電する。電界効果トランジスタＴ７
も同じく導通しており、また入力端３１と出力端２９と
の間の接続は閉じられている。作動中は第５図中のコン
デンサおよび第６図中のゲートキャパシタンスは充電さ
れており、このことは電子的保護回路に、第４図中のそ
れと異なり、横電流が流れないことに通ずる。
第４図、第５図および第６図中の電子スイソチＳは専ら
ｎチャネル電界効果トランジスタにより実現された。第
７図には、電子スイッチＳを１つのｎチャネル電界効果
トランジスタにより置換する１つの可能性が示されてい
る。これはたとえば、より高い電流収率を有する電子ス
イッチＳが必要とされるときに必要である。この目的で
ｎチャネル電界効果トランジスタＴ８の前に１つのイン
バータＩが接続されている。Ｔ８の基板端子は基板バイ
アス電圧ＶＢＢに接続されている。ソースおよびドレイ
ン端子は再び１つの入力端３１および出力端２９を形成
する。インバータＩは供給電圧ＶＤＤおよび接地電位Ｖ
ＳＳと接続されており、その入力端は接続点３９と接続
されている。
ｎチャネル電界効果トランジスタにより実現された。第
７図には、電子スイッチＳを１つのｎチャネル電界効果
トランジスタにより置換する１つの可能性が示されてい
る。これはたとえば、より高い電流収率を有する電子ス
イッチＳが必要とされるときに必要である。この目的で
ｎチャネル電界効果トランジスタＴ８の前に１つのイン
バータＩが接続されている。Ｔ８の基板端子は基板バイ
アス電圧ＶＢＢに接続されている。ソースおよびドレイ
ン端子は再び１つの入力端３１および出力端２９を形成
する。インバータＩは供給電圧ＶＤＤおよび接地電位Ｖ
ＳＳと接続されており、その入力端は接続点３９と接続
されている。
以上に説明した実施例とならんで本発明は、ｎ伝導形の
基板がｐ伝導形のトラフ状の半導体領域を設けられてい
る実施例をも含んでいる。その際には、すべての半導体
部分の伝導形式およびすべての電圧の極性がそれぞれ逆
にされる。
基板がｐ伝導形のトラフ状の半導体領域を設けられてい
る実施例をも含んでいる。その際には、すべての半導体
部分の伝導形式およびすべての電圧の極性がそれぞれ逆
にされる。
さらに、本発明は第１図および第２図から下記のように
変形された実施例をも含んでいる。境界線Ｂ１は省略さ
れており、その際にこれらの画部分はいまやｎ伝導形の
基板として理解されるべきである。これから出発してこ
のｎ伝導形の基板のなかに、破線Ｂ２によりｎ伝導形の
基板に対して境されており、また回路部分子２、Ｔ３、
Ｃ，Ｔ４および１８を含んでいる１つのｐ伝導形のトラ
フ状の半導体領域が埋め込まれる。
変形された実施例をも含んでいる。境界線Ｂ１は省略さ
れており、その際にこれらの画部分はいまやｎ伝導形の
基板として理解されるべきである。これから出発してこ
のｎ伝導形の基板のなかに、破線Ｂ２によりｎ伝導形の
基板に対して境されており、また回路部分子２、Ｔ３、
Ｃ，Ｔ４および１８を含んでいる１つのｐ伝導形のトラ
フ状の半導体領域が埋め込まれる。
本発明の有利な応用例は、メモリセルと共にモノリシッ
クに集積されている実装密度が高いダイナミック半導体
メモリの周辺回路への応用である。
クに集積されている実装密度が高いダイナミック半導体
メモリの周辺回路への応用である。
第１図は１トランジスタメモリセルを有するＣＭＯＳ回
路技術によるランチアンプ保護回路付き集積回路の構成
図、第２図は追加的に１つの端子回路を設けられている
こと以外は第１図と同様のラッチアップ保護回路付き集
積回路の構成図、第３図はランチアンプ保護回路の原理
回路図、第４図は抵抗性負荷を有するラッチアップ保護
回路の実施例の回路図、第５図および第６図は容量性負
荷を有するラフチアツブ保護回路の実施例の回路図、第
７図はラッチアップ保護回路のなかの電子スイッチ（Ｓ
）の回路図である。 １・・・半導体基板、１ａ・・・境界面、２・・・トラ
フ状半導体領域、３，４，２０，２１，１５．３２．３
３・・・ｎ＋ドープされた半導体領域、５，１１，２２
．３５・・・ゲート電極、６，１２．３７・・・ゲート
端子、８，１４，３８．３６・・・ドレインまたはソー
ス端子、９，１０．１８・・・ｐ＋ドープされた半導体
領域、１６・・・基板バイアス電圧発生器、１７・・・
基板バイアス電圧発生器の出力端、２４・・・コンデン
サＣのｎドープされた層、２５・・・コンデンサＣの平
らな誘電体層、２６・・・コンデンサＣの平らなポリシ
リコン層、２８・・・バイアス電圧発生器、２９・・・
ランチアップ保護回路の出力端、３ｏ、３１・・・ラッ
チアンプ保護回路の入力端、３０ａ・・・コンパレータ
の出力端、３９・・・接続点、Ｂ１． Ｂ２・・・境
界線、Ｃ・・・コンデンサ、Ｋ・・・コンパレータ、Ｓ
・・・電子スイッチ、Ｔ１〜Ｔ８・・・トランジスタ、
■・・・増幅器、Ｖ Ｂ Ｂ・・・基板バイアス電圧、
ＶＤＤ・・・供給電圧、ＶＳＳ・・・接地電位、Ｗ・・
・バイアス電圧発生器の内部抵抗。
路技術によるランチアンプ保護回路付き集積回路の構成
図、第２図は追加的に１つの端子回路を設けられている
こと以外は第１図と同様のラッチアップ保護回路付き集
積回路の構成図、第３図はランチアンプ保護回路の原理
回路図、第４図は抵抗性負荷を有するラッチアップ保護
回路の実施例の回路図、第５図および第６図は容量性負
荷を有するラフチアツブ保護回路の実施例の回路図、第
７図はラッチアップ保護回路のなかの電子スイッチ（Ｓ
）の回路図である。 １・・・半導体基板、１ａ・・・境界面、２・・・トラ
フ状半導体領域、３，４，２０，２１，１５．３２．３
３・・・ｎ＋ドープされた半導体領域、５，１１，２２
．３５・・・ゲート電極、６，１２．３７・・・ゲート
端子、８，１４，３８．３６・・・ドレインまたはソー
ス端子、９，１０．１８・・・ｐ＋ドープされた半導体
領域、１６・・・基板バイアス電圧発生器、１７・・・
基板バイアス電圧発生器の出力端、２４・・・コンデン
サＣのｎドープされた層、２５・・・コンデンサＣの平
らな誘電体層、２６・・・コンデンサＣの平らなポリシ
リコン層、２８・・・バイアス電圧発生器、２９・・・
ランチアップ保護回路の出力端、３ｏ、３１・・・ラッ
チアンプ保護回路の入力端、３０ａ・・・コンパレータ
の出力端、３９・・・接続点、Ｂ１． Ｂ２・・・境
界線、Ｃ・・・コンデンサ、Ｋ・・・コンパレータ、Ｓ
・・・電子スイッチ、Ｔ１〜Ｔ８・・・トランジスタ、
■・・・増幅器、Ｖ Ｂ Ｂ・・・基板バイアス電圧、
ＶＤＤ・・・供給電圧、ＶＳＳ・・・接地電位、Ｗ・・
・バイアス電圧発生器の内部抵抗。
Claims (1)
- 【特許請求の範囲】 １）ドープされた半導体基板（１）のなかに配置されて
おり基板バイアス電圧発生器（１６）の出力端（１７）
に接続されている基板バイアス電圧端子（１８）を有す
る相補性ＭＯＳ回路技術によるラッチアップ保護回路付
き集積回路において、２つのコンデンサ面（２４、２６
）を有する１つのコンデンサ（Ｃ）が設けられており、
その第１のコンデンサ面（２４）がドープされた半導体
基板（１）のなかに集積されており、またその第２のコ
ンデンサ面（２６）が、基板バイアス電圧端子（１８）
から取り出される電圧により制御される電子的保護回路
（２７）を介してコンデンサに対するバイアス電圧発生
器（２８）に接続されており、基板バイアス電圧端子（
１８）から取り出される電圧が基準電位（接地、Ｖ＿Ｓ
＿Ｓ）および１つのトランジスタのカットオフ電圧Ｕ＿
ｒの差よりも大きいときには、第２のコンデンサ面（２
６）とコンデンサに対するバイアス電圧発生器（２８）
との間の接続がが電子的保護回路（２７）により遮断さ
れており、また基板バイアス電圧端子（１８）から取り
出される電圧が上記の差よりも小さいときには、第２の
コンデンサ面（２６）およびコンデンサに対するバイア
ス電圧発生器（２８）が電子的保護回路（２７）により
互いに接続されていることを特徴とするラッチアップ保
護回路付き集積回路。 ２）第１の伝導形式の半導体基板（１）が第１の伝導形
式のトラフ状の半導体領域により置換され、また第２の
伝導形式のトラフ状の半導体領域（２）が第２の伝導形
式の半導体基板により置換され、また第１の伝導形式の
トラフ状の半導体領域が第２の伝導形式の半導体基板の
なかに埋め込まれていることを特徴とする特許請求の範
囲第１項記載の集積回路。 ３）電子的保護回路（２７）が１つのコンパレータ（Ｋ
）、１つの増幅器（Ｖ）および１つの電子スイッチ（Ｓ
）を含んでいることを特徴とする特許請求の範囲第１項
または第２項記載の集積回路。 ４）コンパレータ（Ｋ）が１つの負荷要素および１つの
第１の電界効果トランジスタ（Ｔ５）の直列回路を含ん
でおり、同時に負荷要素の１つの端子を成すこの直列回
路の第１の端子が正の電圧（供給電圧Ｖ＿Ｄ＿Ｄ）と接
続されており、同時に第１の電界効果トランジスタ（Ｔ
５）の１つの端子およびその１つの基板端子を成すこの
直列回路の第２の端子がコンパレータ（Ｋ）の第１の入
力端（３０）を形成し、また第１の電界効果トランジス
タ（Ｔ５）のゲート端子がコンパレータ（Ｋ）の接地電
位（Ｖ＿Ｓ＿Ｓ）と接続されている第２の入力端を成す
ことを特徴とする特許請求の範囲第３項記載の集積回路
。 ５）電子スイッチ（Ｓ）が１つのｐチャネル電界効果ト
ランジスタ（Ｔ７）を含んでおり、またｐチャネル電界
効果トランジスタ（Ｔ７）のゲート端子が第１の電界効
果トランジスタ（Ｔ５）および直列回路の負荷要素の１
つの接続点（３９）と接続されており、ｐチャネル電界
効果トランジスタ（Ｔ７）の１つの基板端子が１つの正
の電圧（Ｖ＿Ｄ＿Ｄ）と接続されており、ｐチャネル電
界効果トランジスタ（Ｔ７）のドレイン端子が第２のコ
ンデンサ面（２６）と、またｐチャネル電界効果トラン
ジスタ（Ｔ７）のソース端子がコンデンサに対するバイ
アス電圧発生器（２８）と接続されていることを特徴と
する特許請求の範囲第４項記載の集積回路。 ６）電子スイッチ（Ｓ）が、インバータ（Ｉ）を前に接
続されている１つのｎチャネル電界効果トランジスタ（
Ｔ８）を含んでおり、インバータ（Ｉ）の１つの入力端
が第１の電界効果トランジスタ（Ｔ５）および直列回路
の負荷要素の１つの接続点（３９）と、インバータ（Ｉ
）の１つの出力端がｎチャネル電界効果トランジスタ（
Ｔ８）の１つのゲート端子と、またｎチャネル電界効果
トランジスタ（Ｔ８）の１つの基板端子が１つの負の電
圧（Ｖ＿Ｂ＿Ｂ）と接続されており、ｎチャネル電界効
果トランジスタ（Ｔ８）の１つのソース端子が第２のコ
ンデンサ面（２６）と、またそのドレイン端子がコンデ
ンサに対するバイアス電圧発生器（２８）と接続されて
いることを特徴とする特許請求の範囲第４項記載の集積
回路。 ７）負荷要素が第１の電界効果トランジスタ（Ｔ５）と
は別のチャネル形式の第２の電界効果トランジスタ（Ｔ
６）により実現されており、第２の電界効果トランジス
タ（Ｔ６）の１つのゲート端子が第１の電界効果トラン
ジスタ（Ｔ５）のゲート端子と、また第２の電界効果ト
ランジスタ（Ｔ６）の１つの基板端子が１つの正の電圧
（Ｖ＿Ｄ＿Ｄ）と接続されていることを特徴とする特許
請求の範囲第４項ないし第６項のいずれか１項に記載の
集積回路。 ８）負荷要素が１つのコンデンサであることを特徴とす
る特許請求の範囲第４項ないし第６項のいずれか１項に
記載の集積回路。 ９）キャパシタンスが第１の電界効果トランジスタ（Ｔ
５）とは別のチャネル形式の第２の電界効果トランジス
タ（Ｔ６）により実現されており、第２の電界効果トラ
ンジスタ（Ｔ６）の１つのソース、ドレインおよび１つ
の基板端子が１つの正の電圧（供給電圧Ｖ＿Ｄ＿Ｄ）と
接続されていることを特徴とする特許請求の範囲第８項
記載の集積回路。 １０）キャパシタンスが第１の電界効果トランジスタ（
Ｔ７）のゲートキャパシタンスの利用により実現される
ことを特徴とする特許請求の範囲第８項記載の集積回路
。 １１）基板バイアス電圧発生器（１６）の出力端（１７
）が１つの電子スイッチ（Ｔ４）を介して接地電位（Ｖ
＿Ｓ＿Ｓ）にある回路点（３６）と接続されており、ま
た電子スイッチ（Ｔ４）が基板バイアス電圧端子（１８
）から取り出された電圧を介して駆動されることを特徴
とする特許請求の範囲第１項ないし第１０項のいずれか
１項に記載の集積回路。 １２）基板バイアス電圧発生器（１６）、コンデンサに
対するバイアス電圧発生器（２８）、電子的保護回路（
２７）および電子スイッチ（Ｔ４）が半導体基板の上に
一緒に集積されていることを特徴とする特許請求の範囲
第１項ないし第１１項のいずれか１項に記載の集積回路
。 １３）集積密度が高いダイナミック半導体メモリに対す
る周辺回路として応用されることを特徴とする特許請求
の範囲第１項ないし第１２項のいずれか１項に記載の集
積回路。
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