JPS5812349A - 相補型mos半導体装置 - Google Patents
相補型mos半導体装置Info
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- JPS5812349A JPS5812349A JP56111069A JP11106981A JPS5812349A JP S5812349 A JPS5812349 A JP S5812349A JP 56111069 A JP56111069 A JP 56111069A JP 11106981 A JP11106981 A JP 11106981A JP S5812349 A JPS5812349 A JP S5812349A
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- mos
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板電極を形成した相補型MOS半導体装置に
関する。
関する。
相補[M08半導体装置(以下C−MO8という)はn
チャンネルMOS )ランジスタ(以下N−MO8FE
Tという)およびシチャンネルMO8)ランジスタ(以
下P−MO8FETという)を同一基板に形成した構造
を有し、消費電力が小さく、動作マージンが広いという
特長を有する。しかし、反基板電位の浮きのためにラッ
チア、!現象を生じて装置の信頼性が損われるという問
題がある。
チャンネルMOS )ランジスタ(以下N−MO8FE
Tという)およびシチャンネルMO8)ランジスタ(以
下P−MO8FETという)を同一基板に形成した構造
を有し、消費電力が小さく、動作マージンが広いという
特長を有する。しかし、反基板電位の浮きのためにラッ
チア、!現象を生じて装置の信頼性が損われるという問
題がある。
そこで、!1図に示すように基板電極を形成して基板電
位を固定してラッチアラf現象を防止し九〇−MO8も
知られている。
位を固定してラッチアラf現象を防止し九〇−MO8も
知られている。
同図において、1はm″″型シリコン基板である。
該1型シリコン基板1にはp−型つ、ル領域2が形成さ
れている。このシリーン基板1のn−型領域表層にはp
+型のソース領域Jおよびドレイン領域4が形成され、
そのチャンネル領域上にはr−)酸化膜5を介してf−
)電極6が形成されていて、これらがP−1[)8FE
Tを構成している。
れている。このシリーン基板1のn−型領域表層にはp
+型のソース領域Jおよびドレイン領域4が形成され、
そのチャンネル領域上にはr−)酸化膜5を介してf−
)電極6が形成されていて、これらがP−1[)8FE
Tを構成している。
更に、該P−MO8FETの近傍に、n−型シリコン基
板1に基板電極取出用のn+型不純物領域1が形成され
ている。他方、前記p−型タウエル領域表層#′imW
Ilのソース領域3′およびドレイン領域4′が形成さ
れ、そのチャンネル領域上にはr −1酸化@ slを
介して−P−)電極6′が形成されており、これらがN
−MOSFETを構成している。更に、該N−MO8F
ETの近傍にp−型ウェル領域2には、同領域2に対す
る基板電極取出用のp+型不純物領域1′が形成されて
いる。また、シリコン基板10表面は層間絶縁膜8で被
覆され、該層間絶縁膜上にはコンタクトホールを介して
ソース領域3,3′と接続し九ソース電極9 t 9’
、ドレイン領域4.4′に接続した共通のドレイン電
極10、基板電極取出用不純物領域7.1′に接続した
基板電極I J 、 11’が形成されている。そして
、P−MOSFETのソース電極9は電源電位vccに
接続され、N−MOSFETのソース電極9′はアース
電位v0に接続される。また共通のドレイン電極10か
らは、r−)電極6m6’lfC加えられた入力信号に
対する出力信号が取シ出寧ねる。他方、基板電極11に
はP−MOSFETのソース領域3と同じ電源電位vc
cに、i走電板電極11′にはN−MOSFETのソー
ス領域3′と同じアース電位vasに接続される。
板1に基板電極取出用のn+型不純物領域1が形成され
ている。他方、前記p−型タウエル領域表層#′imW
Ilのソース領域3′およびドレイン領域4′が形成さ
れ、そのチャンネル領域上にはr −1酸化@ slを
介して−P−)電極6′が形成されており、これらがN
−MOSFETを構成している。更に、該N−MO8F
ETの近傍にp−型ウェル領域2には、同領域2に対す
る基板電極取出用のp+型不純物領域1′が形成されて
いる。また、シリコン基板10表面は層間絶縁膜8で被
覆され、該層間絶縁膜上にはコンタクトホールを介して
ソース領域3,3′と接続し九ソース電極9 t 9’
、ドレイン領域4.4′に接続した共通のドレイン電
極10、基板電極取出用不純物領域7.1′に接続した
基板電極I J 、 11’が形成されている。そして
、P−MOSFETのソース電極9は電源電位vccに
接続され、N−MOSFETのソース電極9′はアース
電位v0に接続される。また共通のドレイン電極10か
らは、r−)電極6m6’lfC加えられた入力信号に
対する出力信号が取シ出寧ねる。他方、基板電極11に
はP−MOSFETのソース領域3と同じ電源電位vc
cに、i走電板電極11′にはN−MOSFETのソー
ス領域3′と同じアース電位vasに接続される。
仁のような基板電極11 、11’を形成し九〇−MO
8では、P−MOSFETのソース領域3とn−型シリ
コン基板1、並びにN−MOSFETのソース領域3′
とp″″型ウェル領域2とが同電位となるから、この場
合、う、ツチアッノ現象のトリガーとなるバイポーラト
ランジスタはエミ、りとペースが短絡した状態となって
動作せず、従ってC−MOSに特有のラッチアラ!現象
を防止することができる。
8では、P−MOSFETのソース領域3とn−型シリ
コン基板1、並びにN−MOSFETのソース領域3′
とp″″型ウェル領域2とが同電位となるから、この場
合、う、ツチアッノ現象のトリガーとなるバイポーラト
ランジスタはエミ、りとペースが短絡した状態となって
動作せず、従ってC−MOSに特有のラッチアラ!現象
を防止することができる。
ところが、このようにしてラッチアッグ現象を防止する
ためには、基板室W11.11’を電源電位vccまた
はV。K1i!−続するために、例えばソース配線に接
続する等の配線が必要となり、そのための面積を余分に
必要とすることとなる。
ためには、基板室W11.11’を電源電位vccまた
はV。K1i!−続するために、例えばソース配線に接
続する等の配線が必要となり、そのための面積を余分に
必要とすることとなる。
この結果、集積度が低いというC−MOSの問題点が更
に一層顕著になるという問題があった。
に一層顕著になるという問題があった。
本発明は上述の事情に鑑みてなされたもので、N−MO
SFETおよびP−MOSFETのソース電位を基板電
位に固定することによシラッチアッf現象を防止し、か
つ集積度の低下を防止した相補型MO11半導体装置を
提供するものである。
SFETおよびP−MOSFETのソース電位を基板電
位に固定することによシラッチアッf現象を防止し、か
つ集積度の低下を防止した相補型MO11半導体装置を
提供するものである。
以下、第2図および第3図を参照して本発明の実施例を
説明する。
説明する。
第2図は本発明の一実施例になるC−MO8インバータ
の断面図である。同図において、21はれ一層シリコン
基板である。該n″″型シリコン基板21にはp−型ウ
ェル領域22が形成されている。このシリコン基板21
のn−型領域表層にはp+型のソース領域23およびド
レイン領域24が形成され、そのチャンネル領域上には
r−ト酸化膜25を介して多結晶シリコンからなるP−
)電極26が形成されていて、これらがP−MOSFE
Tを構成している。また該P−MO8FETのp+型ソ
ース領域23に隣接してt型の第1高濃度不純物領域2
1が形成され、更に、p−MOSFETから離間してn
″″型シリコン基板2ノにn+型の第2高濃度不純物領
域28が形成されている。他方、前記p″″型ウェル領
域22表層にはn+型のソース領域23′およびドレイ
ン領域24′が形成され、そのチャンネル領域上にけf
−)酸化膜25′を介して多結晶シリコンからなるr−
ト電極26′が形成されてお)、これらがN−MOSF
ETを構成している。また、該N−MO8FETのt型
ソース領域23′に隣、接してp+型の第1高濃度不純
物領域j F’が形成され、更にN−MOSFETから
離間してp−型ウェル領域22にp+型の第2高11度
不純物領域28′が形成されている。そ【7て、−/
IJ :llI y基板21の表面はcvo−sso、
FAからなる層間絶縁膜29で被覆されており、核層
間絶縁膜29上にはアルミニウムからなる各種の電極が
形成されている。このうち、電極5oiiコンタクトホ
ールを介してP−MOi9FE’rのドレイン領域24
およびN−MOSFETのドレイン領域24′にオーミ
、り接触した両者共通のドレイン電極であシ、ここから
f−)1N極26.26’に加えられた入力に対応する
出力が取シ出される。
の断面図である。同図において、21はれ一層シリコン
基板である。該n″″型シリコン基板21にはp−型ウ
ェル領域22が形成されている。このシリコン基板21
のn−型領域表層にはp+型のソース領域23およびド
レイン領域24が形成され、そのチャンネル領域上には
r−ト酸化膜25を介して多結晶シリコンからなるP−
)電極26が形成されていて、これらがP−MOSFE
Tを構成している。また該P−MO8FETのp+型ソ
ース領域23に隣接してt型の第1高濃度不純物領域2
1が形成され、更に、p−MOSFETから離間してn
″″型シリコン基板2ノにn+型の第2高濃度不純物領
域28が形成されている。他方、前記p″″型ウェル領
域22表層にはn+型のソース領域23′およびドレイ
ン領域24′が形成され、そのチャンネル領域上にけf
−)酸化膜25′を介して多結晶シリコンからなるr−
ト電極26′が形成されてお)、これらがN−MOSF
ETを構成している。また、該N−MO8FETのt型
ソース領域23′に隣、接してp+型の第1高濃度不純
物領域j F’が形成され、更にN−MOSFETから
離間してp−型ウェル領域22にp+型の第2高11度
不純物領域28′が形成されている。そ【7て、−/
IJ :llI y基板21の表面はcvo−sso、
FAからなる層間絶縁膜29で被覆されており、核層
間絶縁膜29上にはアルミニウムからなる各種の電極が
形成されている。このうち、電極5oiiコンタクトホ
ールを介してP−MOi9FE’rのドレイン領域24
およびN−MOSFETのドレイン領域24′にオーミ
、り接触した両者共通のドレイン電極であシ、ここから
f−)1N極26.26’に加えられた入力に対応する
出力が取シ出される。
また、コンタクトホールを介してn+型の第2高濃度領
域28にオーミ、り接触した電極31およびp+型の第
2高11&不純物領緘28′にオーミ、り接触し九*1
h31’は夫々電源電極である。
域28にオーミ、り接触した電極31およびp+型の第
2高11&不純物領緘28′にオーミ、り接触し九*1
h31’は夫々電源電極である。
そして電源電極3ノは電源電位vccに接続され、他方
の電源電極31′はアース電位V□に接続される。これ
に対して、電極32はコンタクトホールを介してP−M
OSFETの1型ソース領域23およびこれに隣接した
n+型の第1高濃度不純物領域210両者にオーミック
コンタクトしており、内領域xs、zvはこの電極32
を介してオーきツクに接続されている。そして、骸電極
12は内領域23,2flのオーミック接続を達成する
ためにのみ設けられたものである。同様iCN−MO8
FETOn+yB2ソース領域23′およびこれに隣接
したp+型の第2高議度不純物領斌27′は、コンタク
トホールを介して内領域にオーミックコンタクトした電
極32′を介してオーミックに接続されている。
の電源電極31′はアース電位V□に接続される。これ
に対して、電極32はコンタクトホールを介してP−M
OSFETの1型ソース領域23およびこれに隣接した
n+型の第1高濃度不純物領域210両者にオーミック
コンタクトしており、内領域xs、zvはこの電極32
を介してオーきツクに接続されている。そして、骸電極
12は内領域23,2flのオーミック接続を達成する
ためにのみ設けられたものである。同様iCN−MO8
FETOn+yB2ソース領域23′およびこれに隣接
したp+型の第2高議度不純物領斌27′は、コンタク
トホールを介して内領域にオーミックコンタクトした電
極32′を介してオーミックに接続されている。
上記構成からなるC−MOSイン・者−夕では、電源電
極31からn+型の第2高濃度不純物領域28に印加さ
れ電源電位vccがn−型シリコン基板21を介して?
型の第1不純物領塚27に供給され、更に該第1不純物
領域21から電極S2を介しテP−MO8FET (D
p+型ソース領域23に供給される。従って、n型ソ
ース領域23にオーミックコンタクトした電極32に直
接電源配線を接続しなくてもソース領域23に電源を供
給でき、第1図の従来のC−MO8のように電極32と
電極31を接続する必要はない。同様に、p″″型ウェ
ル領域22に形成され九N−MO8FETOn+型ソー
ス領域23′は、電極32′によシオーミ、りに接続さ
れたp+型の第1高濃度領域21′p−型ウエル領域お
よびp+型の第2高濃変不純物領域28′を介してアー
ス電位に接続された電源電極31′と導通しているから
、ソース領域23′をアース電位に接続するための特別
な配線を形成する必要はない。このように、P−MOS
FETおよびN−MOSFETのソース領域J J 、
J J’にオ−に、りに接続した第1の高濃度不純物
領域27゜27′を設けることによシ、電源電極31.
31’から夫々の基板領域21.22を通してソース領
域21,213’に電源を供給することが可能となり、
この結果、従来必要とされて込た配線のためのスペース
を省略して集積度の低下を防止することができる。また
、電極82.32’は基板電極としての機能をも有して
おシ、上述したところから明らかなようにP−MOSF
ETのソース領域23とn−型シリコン基板21、N−
MOSFETのソース領域23′とp−型ウェル領域2
2とは夫々同電位であるから、ラッチアップ現象を防止
することができる。
極31からn+型の第2高濃度不純物領域28に印加さ
れ電源電位vccがn−型シリコン基板21を介して?
型の第1不純物領塚27に供給され、更に該第1不純物
領域21から電極S2を介しテP−MO8FET (D
p+型ソース領域23に供給される。従って、n型ソ
ース領域23にオーミックコンタクトした電極32に直
接電源配線を接続しなくてもソース領域23に電源を供
給でき、第1図の従来のC−MO8のように電極32と
電極31を接続する必要はない。同様に、p″″型ウェ
ル領域22に形成され九N−MO8FETOn+型ソー
ス領域23′は、電極32′によシオーミ、りに接続さ
れたp+型の第1高濃度領域21′p−型ウエル領域お
よびp+型の第2高濃変不純物領域28′を介してアー
ス電位に接続された電源電極31′と導通しているから
、ソース領域23′をアース電位に接続するための特別
な配線を形成する必要はない。このように、P−MOS
FETおよびN−MOSFETのソース領域J J 、
J J’にオ−に、りに接続した第1の高濃度不純物
領域27゜27′を設けることによシ、電源電極31.
31’から夫々の基板領域21.22を通してソース領
域21,213’に電源を供給することが可能となり、
この結果、従来必要とされて込た配線のためのスペース
を省略して集積度の低下を防止することができる。また
、電極82.32’は基板電極としての機能をも有して
おシ、上述したところから明らかなようにP−MOSF
ETのソース領域23とn−型シリコン基板21、N−
MOSFETのソース領域23′とp−型ウェル領域2
2とは夫々同電位であるから、ラッチアップ現象を防止
することができる。
他方、上記構成からなるC−MOSインバータではn−
型シリコン基板21あるい#′ip−型ウエル領域22
内を流れる電流によシこれら基板領域内に電位勾配を住
じ 動作マーシンの低下や発熱の問題を生じることが懸
念される。しかし、C−MO8では一般に消費電力が小
さく、また動作マージンも広いため、上記の問題が実際
上障害になることはない。因みに、シリコン基板2ノの
シート抵抗を10Ω10 %電源電流をlQmAとする
と基板領域での電圧降下は約10−2V程度であり、こ
の程度の電位勾配から生じる上記の問題は消費電力が小
さく動作マージンが広いというc−MOSの特長により
充分に吸収することができ、従って実用上は何勢問題に
ならない。
型シリコン基板21あるい#′ip−型ウエル領域22
内を流れる電流によシこれら基板領域内に電位勾配を住
じ 動作マーシンの低下や発熱の問題を生じることが懸
念される。しかし、C−MO8では一般に消費電力が小
さく、また動作マージンも広いため、上記の問題が実際
上障害になることはない。因みに、シリコン基板2ノの
シート抵抗を10Ω10 %電源電流をlQmAとする
と基板領域での電圧降下は約10−2V程度であり、こ
の程度の電位勾配から生じる上記の問題は消費電力が小
さく動作マージンが広いというc−MOSの特長により
充分に吸収することができ、従って実用上は何勢問題に
ならない。
上述したところから理解されるように、本発明は低集積
度およびラッチアップ現象による信頼性の低下というC
−MO8の問題点を、C−MO8の特長である広い動作
マージンおよび低消費電力という利点を積極的に利用し
て解消したものであるといえる。
度およびラッチアップ現象による信頼性の低下というC
−MO8の問題点を、C−MO8の特長である広い動作
マージンおよび低消費電力という利点を積極的に利用し
て解消したものであるといえる。
第3図は本発明の他の実施例になるC−MOSインバー
タの断面図である。同図において、第2図の実施例の同
一部分には同じ参照番号を付しである。この実施例では
P−MOSFETにおけるp+型ソース領域23の周囲
に二重拡散法によ1 n+型の躯1高洟度不純物領域2
9が形成され、同様にN−MOSFETにおけるn+型
ソース領域23′の周囲には二重拡散法によF)p 型
の第1高濃度不純物領域29′が形成されている。そし
て、ソース領域23.23’とその周囲の第1高濃度不
純物餉城29.29’との間は、両者間のツェナー降伏
によりオーン、りに接続されている。即ち、第1高濃度
不純物領域29.29’の不純物一度が高いため、これ
とソース領域23.23’とで形成されるツェナーダイ
オードの降伏電圧は極めて小さく、このため両者間には
実質的なオーミ、り接続が達成されている。従って、こ
の実施例では第1図の実施例のようにソース領域23.
23’と第1高濃度不純物領域29.29’とをオーミ
、りに接続するための電極82゜32′は不要となシ、
集積度を更に向上することができる。ただし、この場合
には両ソース領域23 、2 J’およびその周囲に形
成された第1高濃1度不純物領域29.29’における
不純物濃度を10”7m−’以上とすることが必要であ
る。その他の構成および効果は総て第2図の実施例と同
様である。
タの断面図である。同図において、第2図の実施例の同
一部分には同じ参照番号を付しである。この実施例では
P−MOSFETにおけるp+型ソース領域23の周囲
に二重拡散法によ1 n+型の躯1高洟度不純物領域2
9が形成され、同様にN−MOSFETにおけるn+型
ソース領域23′の周囲には二重拡散法によF)p 型
の第1高濃度不純物領域29′が形成されている。そし
て、ソース領域23.23’とその周囲の第1高濃度不
純物餉城29.29’との間は、両者間のツェナー降伏
によりオーン、りに接続されている。即ち、第1高濃度
不純物領域29.29’の不純物一度が高いため、これ
とソース領域23.23’とで形成されるツェナーダイ
オードの降伏電圧は極めて小さく、このため両者間には
実質的なオーミ、り接続が達成されている。従って、こ
の実施例では第1図の実施例のようにソース領域23.
23’と第1高濃度不純物領域29.29’とをオーミ
、りに接続するための電極82゜32′は不要となシ、
集積度を更に向上することができる。ただし、この場合
には両ソース領域23 、2 J’およびその周囲に形
成された第1高濃1度不純物領域29.29’における
不純物濃度を10”7m−’以上とすることが必要であ
る。その他の構成および効果は総て第2図の実施例と同
様である。
なお、上記二つの実施例は両者ともp型ウェル領域を形
成したn型シリコン基板を用いているが、本発明はn型
ウェル領域を形成したp型シリコン基板、あるいけシリ
コン以外の半導体基板を用いて同様に実施することがで
きる。
成したn型シリコン基板を用いているが、本発明はn型
ウェル領域を形成したp型シリコン基板、あるいけシリ
コン以外の半導体基板を用いて同様に実施することがで
きる。
また、本発明はインバータ回路だけでなく総てのC−M
O8回路に適用することができる。
O8回路に適用することができる。
以上詳述したように、本発明によれはN−MOSFET
およびP−MOSFETの基板電位を夫々のソース電位
に固定してラッチアップ現象を防止すると共に、それに
よる集積度の低下を防止した相補型MO8半導体装置を
提供できるものである。
およびP−MOSFETの基板電位を夫々のソース電位
に固定してラッチアップ現象を防止すると共に、それに
よる集積度の低下を防止した相補型MO8半導体装置を
提供できるものである。
第1図は基板電極を形成した従来のC−MOSインバー
タの断面図、第2図は本発明の一実施例になるC−MO
Sインバータの断面図、菓3図は本発明の他の実施例に
なるC−MOSインバータの断面図である。 21・・・n−型シリコン基板、22・・・p−型ウェ
ル領域、23 、23’・・・ソース領域、24.24
’・・・ドレイン領域、25.25’・・・f−)酸化
膜、26..76’・・・f−)電極、27.29・・
・n+型の第1高濃度不純物領域、27’ 、 29’
・・・p+型の第1高濃度不純物領域、28・・・n+
型の12高濃度不純物領域、28′・・・p+型の第2
高濃度不純物領斌、29・・・層間絶縁膜、30・・・
ドレイン電極、31.31’・・・11源電極、32.
32’・・・電極。
タの断面図、第2図は本発明の一実施例になるC−MO
Sインバータの断面図、菓3図は本発明の他の実施例に
なるC−MOSインバータの断面図である。 21・・・n−型シリコン基板、22・・・p−型ウェ
ル領域、23 、23’・・・ソース領域、24.24
’・・・ドレイン領域、25.25’・・・f−)酸化
膜、26..76’・・・f−)電極、27.29・・
・n+型の第1高濃度不純物領域、27’ 、 29’
・・・p+型の第1高濃度不純物領域、28・・・n+
型の12高濃度不純物領域、28′・・・p+型の第2
高濃度不純物領斌、29・・・層間絶縁膜、30・・・
ドレイン電極、31.31’・・・11源電極、32.
32’・・・電極。
Claims (5)
- (1) 第1導電屋活性領域および第2導電型活性領
域を有する半導体基板と、骸半導体基板の鮪1導電型活
性領域に設けられた第2導電型のソース領域およびドレ
イン領域、並びにそのチャンネル領域上にr−)絶縁膜
を介して設けられたr−)電極からなる第1のMOS
)ランゾスタト、該第1のMOS )ランジスタのソー
ス領域とオーミック接続するように前記第1導電型活性
領域に設けられた第1導電型の第1高談度不純物領域と
、前記第1導電型活性領域に前記第1のMOS )ラン
ジスタから離間して設けられた第1導電型の第2高濃度
不純物領域と、前記第2導電型活性領域に設けられた第
1導電型のソース領域およびドレイン領域、並びにその
チャンネル領域上1’l” −)絶縁膜を介して設けら
れたダート電極からなる第2のMOS )ランソスタと
、該第2のMOS)ランジスタのソース領域にオーミ、
り接続するように前記第2導電型活性領域1に設けられ
九第2導電型の第1高濃度不純物領域と、第2導電型活
性領域に前記第20M08)ランジスメから離間して設
けられた第2導電型の第2高濃度不純物領域と、前記第
1導電型の@22高濃不純物領域および前記第2導電型
の第2高濃度不純物領域に接続して設けられた電源電極
とを具備したことを特徴とする相補型MO8半導体装置
。 - (2)第1のMOS )ランジスタのソース領域と第1
導電型の第1高濃度不純物領域との間、並びに第2のM
OS )ランジスタのソース領域と第2導電型の第1高
濃度不純物領塚との間が、両領域にオーミレクコンタク
トして半導体基板上に形成された電極を介してオーミ、
り接続していることを特徴とする特許請求の範囲第(1
)項記載の相補型MO8半導体装置。 - (3)第1のMOS )ランジスタのソース領域と第1
導電型の第1高濃度不純物領域との間、並びに第2のM
OSトランジスタのソース領域と第2導電型の第1高濃
度不純物領域との間が、両領域間のツェナー降伏によジ
オ−ミック接続していることを特徴とする特許請求の範
囲第(1)項記載の相補17MMO8半導体装置。 - (4) 第1導電型の第1高磯度不純物領域および第
2導電型の岨1高貴度不純物領域が、二重拡散法によシ
夫々第10M08)ランジスタのソース領域、第2のM
OS )ランゾスタのソース領域の周囲に形成されてい
ることを特徴とする特許請求の範囲#i (3)項記載
O相補型MO8半導体装置。 - (5) 第1および縞2のMOS )ランジスタのソ
ース領域、並びに第1導電型および第2導電型の第1高
濃度不純物領域における不純物濃度が10/Is 以上
であることを特徴とする特許請求の範囲第(3)項また
は第(4)項記載の相補型MOS半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56111069A JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型mos半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56111069A JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型mos半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5812349A true JPS5812349A (ja) | 1983-01-24 |
Family
ID=14551592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56111069A Pending JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型mos半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5812349A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163856A (ja) * | 1983-03-08 | 1984-09-14 | Nec Corp | 相補型mos集積回路 |
JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
JPH09116022A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | Cmos集積回路 |
DE102005028905A1 (de) * | 2005-06-22 | 2006-12-28 | Infineon Technologies Ag | Transistorbauelement |
-
1981
- 1981-07-16 JP JP56111069A patent/JPS5812349A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163856A (ja) * | 1983-03-08 | 1984-09-14 | Nec Corp | 相補型mos集積回路 |
JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
JPH09116022A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | Cmos集積回路 |
DE102005028905A1 (de) * | 2005-06-22 | 2006-12-28 | Infineon Technologies Ag | Transistorbauelement |
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