JPS5812349A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS5812349A JPS5812349A JP56111069A JP11106981A JPS5812349A JP S5812349 A JPS5812349 A JP S5812349A JP 56111069 A JP56111069 A JP 56111069A JP 11106981 A JP11106981 A JP 11106981A JP S5812349 A JPS5812349 A JP S5812349A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板電極を形成した相補型ＭＯＳ半導体装置に
関する。
関する。
相補［Ｍ０８半導体装置（以下Ｃ−ＭＯ８という）はｎ
チャンネルＭＯＳ ）ランジスタ（以下Ｎ−ＭＯ８ＦＥ
Ｔという）およびシチャンネルＭＯ８）ランジスタ（以
下Ｐ−ＭＯ８ＦＥＴという）を同一基板に形成した構造
を有し、消費電力が小さく、動作マージンが広いという
特長を有する。しかし、反基板電位の浮きのためにラッ
チア、！現象を生じて装置の信頼性が損われるという問
題がある。
チャンネルＭＯＳ ）ランジスタ（以下Ｎ−ＭＯ８ＦＥ
Ｔという）およびシチャンネルＭＯ８）ランジスタ（以
下Ｐ−ＭＯ８ＦＥＴという）を同一基板に形成した構造
を有し、消費電力が小さく、動作マージンが広いという
特長を有する。しかし、反基板電位の浮きのためにラッ
チア、！現象を生じて装置の信頼性が損われるという問
題がある。
そこで、！１図に示すように基板電極を形成して基板電
位を固定してラッチアラｆ現象を防止し九〇−ＭＯ８も
知られている。
位を固定してラッチアラｆ現象を防止し九〇−ＭＯ８も
知られている。
同図において、１はｍ″″型シリコン基板である。
該１型シリコン基板１にはｐ−型つ、ル領域２が形成さ
れている。このシリーン基板１のｎ−型領域表層にはｐ
＋型のソース領域Ｊおよびドレイン領域４が形成され、
そのチャンネル領域上にはｒ−）酸化膜５を介してｆ−
）電極６が形成されていて、これらがＰ−１［）８ＦＥ
Ｔを構成している。
れている。このシリーン基板１のｎ−型領域表層にはｐ
＋型のソース領域Ｊおよびドレイン領域４が形成され、
そのチャンネル領域上にはｒ−）酸化膜５を介してｆ−
）電極６が形成されていて、これらがＰ−１［）８ＦＥ
Ｔを構成している。
更に、該Ｐ−ＭＯ８ＦＥＴの近傍に、ｎ−型シリコン基
板１に基板電極取出用のｎ＋型不純物領域１が形成され
ている。他方、前記ｐ−型タウエル領域表層＃′ｉｍＷ
Ｉｌのソース領域３′およびドレイン領域４′が形成さ
れ、そのチャンネル領域上にはｒ −１酸化＠ ｓｌを
介して−Ｐ−）電極６′が形成されており、これらがＮ
−ＭＯＳＦＥＴを構成している。更に、該Ｎ−ＭＯ８Ｆ
ＥＴの近傍にｐ−型ウェル領域２には、同領域２に対す
る基板電極取出用のｐ＋型不純物領域１′が形成されて
いる。また、シリコン基板１０表面は層間絶縁膜８で被
覆され、該層間絶縁膜上にはコンタクトホールを介して
ソース領域３，３′と接続し九ソース電極９ ｔ ９’
、ドレイン領域４．４′に接続した共通のドレイン電
極１０、基板電極取出用不純物領域７．１′に接続した
基板電極Ｉ Ｊ 、 １１’が形成されている。そして
、Ｐ−ＭＯＳＦＥＴのソース電極９は電源電位ｖｃｃに
接続され、Ｎ−ＭＯＳＦＥＴのソース電極９′はアース
電位ｖ０に接続される。また共通のドレイン電極１０か
らは、ｒ−）電極６ｍ６’ｌｆＣ加えられた入力信号に
対する出力信号が取シ出寧ねる。他方、基板電極１１に
はＰ−ＭＯＳＦＥＴのソース領域３と同じ電源電位ｖｃ
ｃに、ｉ走電板電極１１′にはＮ−ＭＯＳＦＥＴのソー
ス領域３′と同じアース電位ｖａｓに接続される。
板１に基板電極取出用のｎ＋型不純物領域１が形成され
ている。他方、前記ｐ−型タウエル領域表層＃′ｉｍＷ
Ｉｌのソース領域３′およびドレイン領域４′が形成さ
れ、そのチャンネル領域上にはｒ −１酸化＠ ｓｌを
介して−Ｐ−）電極６′が形成されており、これらがＮ
−ＭＯＳＦＥＴを構成している。更に、該Ｎ−ＭＯ８Ｆ
ＥＴの近傍にｐ−型ウェル領域２には、同領域２に対す
る基板電極取出用のｐ＋型不純物領域１′が形成されて
いる。また、シリコン基板１０表面は層間絶縁膜８で被
覆され、該層間絶縁膜上にはコンタクトホールを介して
ソース領域３，３′と接続し九ソース電極９ ｔ ９’
、ドレイン領域４．４′に接続した共通のドレイン電
極１０、基板電極取出用不純物領域７．１′に接続した
基板電極Ｉ Ｊ 、 １１’が形成されている。そして
、Ｐ−ＭＯＳＦＥＴのソース電極９は電源電位ｖｃｃに
接続され、Ｎ−ＭＯＳＦＥＴのソース電極９′はアース
電位ｖ０に接続される。また共通のドレイン電極１０か
らは、ｒ−）電極６ｍ６’ｌｆＣ加えられた入力信号に
対する出力信号が取シ出寧ねる。他方、基板電極１１に
はＰ−ＭＯＳＦＥＴのソース領域３と同じ電源電位ｖｃ
ｃに、ｉ走電板電極１１′にはＮ−ＭＯＳＦＥＴのソー
ス領域３′と同じアース電位ｖａｓに接続される。
仁のような基板電極１１ 、１１’を形成し九〇−ＭＯ
８では、Ｐ−ＭＯＳＦＥＴのソース領域３とｎ−型シリ
コン基板１、並びにＮ−ＭＯＳＦＥＴのソース領域３′
とｐ″″型ウェル領域２とが同電位となるから、この場
合、う、ツチアッノ現象のトリガーとなるバイポーラト
ランジスタはエミ、りとペースが短絡した状態となって
動作せず、従ってＣ−ＭＯＳに特有のラッチアラ！現象
を防止することができる。
８では、Ｐ−ＭＯＳＦＥＴのソース領域３とｎ−型シリ
コン基板１、並びにＮ−ＭＯＳＦＥＴのソース領域３′
とｐ″″型ウェル領域２とが同電位となるから、この場
合、う、ツチアッノ現象のトリガーとなるバイポーラト
ランジスタはエミ、りとペースが短絡した状態となって
動作せず、従ってＣ−ＭＯＳに特有のラッチアラ！現象
を防止することができる。
ところが、このようにしてラッチアッグ現象を防止する
ためには、基板室Ｗ１１．１１’を電源電位ｖｃｃまた
はＶ。Ｋ１ｉ！−続するために、例えばソース配線に接
続する等の配線が必要となり、そのための面積を余分に
必要とすることとなる。
ためには、基板室Ｗ１１．１１’を電源電位ｖｃｃまた
はＶ。Ｋ１ｉ！−続するために、例えばソース配線に接
続する等の配線が必要となり、そのための面積を余分に
必要とすることとなる。
この結果、集積度が低いというＣ−ＭＯＳの問題点が更
に一層顕著になるという問題があった。
に一層顕著になるという問題があった。
本発明は上述の事情に鑑みてなされたもので、Ｎ−ＭＯ
ＳＦＥＴおよびＰ−ＭＯＳＦＥＴのソース電位を基板電
位に固定することによシラッチアッｆ現象を防止し、か
つ集積度の低下を防止した相補型ＭＯ１１半導体装置を
提供するものである。
ＳＦＥＴおよびＰ−ＭＯＳＦＥＴのソース電位を基板電
位に固定することによシラッチアッｆ現象を防止し、か
つ集積度の低下を防止した相補型ＭＯ１１半導体装置を
提供するものである。
以下、第２図および第３図を参照して本発明の実施例を
説明する。
説明する。
第２図は本発明の一実施例になるＣ−ＭＯ８インバータ
の断面図である。同図において、２１はれ一層シリコン
基板である。該ｎ″″型シリコン基板２１にはｐ−型ウ
ェル領域２２が形成されている。このシリコン基板２１
のｎ−型領域表層にはｐ＋型のソース領域２３およびド
レイン領域２４が形成され、そのチャンネル領域上には
ｒ−ト酸化膜２５を介して多結晶シリコンからなるＰ−
）電極２６が形成されていて、これらがＰ−ＭＯＳＦＥ
Ｔを構成している。また該Ｐ−ＭＯ８ＦＥＴのｐ＋型ソ
ース領域２３に隣接してｔ型の第１高濃度不純物領域２
１が形成され、更に、ｐ−ＭＯＳＦＥＴから離間してｎ
″″型シリコン基板２ノにｎ＋型の第２高濃度不純物領
域２８が形成されている。他方、前記ｐ″″型ウェル領
域２２表層にはｎ＋型のソース領域２３′およびドレイ
ン領域２４′が形成され、そのチャンネル領域上にけｆ
−）酸化膜２５′を介して多結晶シリコンからなるｒ−
ト電極２６′が形成されてお）、これらがＮ−ＭＯＳＦ
ＥＴを構成している。また、該Ｎ−ＭＯ８ＦＥＴのｔ型
ソース領域２３′に隣、接してｐ＋型の第１高濃度不純
物領域ｊ Ｆ’が形成され、更にＮ−ＭＯＳＦＥＴから
離間してｐ−型ウェル領域２２にｐ＋型の第２高１１度
不純物領域２８′が形成されている。そ【７て、−／
ＩＪ ：ｌｌＩ ｙ基板２１の表面はｃｖｏ−ｓｓｏ、
ＦＡからなる層間絶縁膜２９で被覆されており、核層
間絶縁膜２９上にはアルミニウムからなる各種の電極が
形成されている。このうち、電極５ｏｉｉコンタクトホ
ールを介してＰ−ＭＯｉ９ＦＥ’ｒのドレイン領域２４
およびＮ−ＭＯＳＦＥＴのドレイン領域２４′にオーミ
、り接触した両者共通のドレイン電極であシ、ここから
ｆ−）１Ｎ極２６．２６’に加えられた入力に対応する
出力が取シ出される。
の断面図である。同図において、２１はれ一層シリコン
基板である。該ｎ″″型シリコン基板２１にはｐ−型ウ
ェル領域２２が形成されている。このシリコン基板２１
のｎ−型領域表層にはｐ＋型のソース領域２３およびド
レイン領域２４が形成され、そのチャンネル領域上には
ｒ−ト酸化膜２５を介して多結晶シリコンからなるＰ−
）電極２６が形成されていて、これらがＰ−ＭＯＳＦＥ
Ｔを構成している。また該Ｐ−ＭＯ８ＦＥＴのｐ＋型ソ
ース領域２３に隣接してｔ型の第１高濃度不純物領域２
１が形成され、更に、ｐ−ＭＯＳＦＥＴから離間してｎ
″″型シリコン基板２ノにｎ＋型の第２高濃度不純物領
域２８が形成されている。他方、前記ｐ″″型ウェル領
域２２表層にはｎ＋型のソース領域２３′およびドレイ
ン領域２４′が形成され、そのチャンネル領域上にけｆ
−）酸化膜２５′を介して多結晶シリコンからなるｒ−
ト電極２６′が形成されてお）、これらがＮ−ＭＯＳＦ
ＥＴを構成している。また、該Ｎ−ＭＯ８ＦＥＴのｔ型
ソース領域２３′に隣、接してｐ＋型の第１高濃度不純
物領域ｊ Ｆ’が形成され、更にＮ−ＭＯＳＦＥＴから
離間してｐ−型ウェル領域２２にｐ＋型の第２高１１度
不純物領域２８′が形成されている。そ【７て、−／
ＩＪ ：ｌｌＩ ｙ基板２１の表面はｃｖｏ−ｓｓｏ、
ＦＡからなる層間絶縁膜２９で被覆されており、核層
間絶縁膜２９上にはアルミニウムからなる各種の電極が
形成されている。このうち、電極５ｏｉｉコンタクトホ
ールを介してＰ−ＭＯｉ９ＦＥ’ｒのドレイン領域２４
およびＮ−ＭＯＳＦＥＴのドレイン領域２４′にオーミ
、り接触した両者共通のドレイン電極であシ、ここから
ｆ−）１Ｎ極２６．２６’に加えられた入力に対応する
出力が取シ出される。
また、コンタクトホールを介してｎ＋型の第２高濃度領
域２８にオーミ、り接触した電極３１およびｐ＋型の第
２高１１＆不純物領緘２８′にオーミ、り接触し九＊１
ｈ３１’は夫々電源電極である。
域２８にオーミ、り接触した電極３１およびｐ＋型の第
２高１１＆不純物領緘２８′にオーミ、り接触し九＊１
ｈ３１’は夫々電源電極である。
そして電源電極３ノは電源電位ｖｃｃに接続され、他方
の電源電極３１′はアース電位Ｖ□に接続される。これ
に対して、電極３２はコンタクトホールを介してＰ−Ｍ
ＯＳＦＥＴの１型ソース領域２３およびこれに隣接した
ｎ＋型の第１高濃度不純物領域２１０両者にオーミック
コンタクトしており、内領域ｘｓ、ｚｖはこの電極３２
を介してオーきツクに接続されている。そして、骸電極
１２は内領域２３，２ｆｌのオーミック接続を達成する
ためにのみ設けられたものである。同様ｉＣＮ−ＭＯ８
ＦＥＴＯｎ＋ｙＢ２ソース領域２３′およびこれに隣接
したｐ＋型の第２高議度不純物領斌２７′は、コンタク
トホールを介して内領域にオーミックコンタクトした電
極３２′を介してオーミックに接続されている。
の電源電極３１′はアース電位Ｖ□に接続される。これ
に対して、電極３２はコンタクトホールを介してＰ−Ｍ
ＯＳＦＥＴの１型ソース領域２３およびこれに隣接した
ｎ＋型の第１高濃度不純物領域２１０両者にオーミック
コンタクトしており、内領域ｘｓ、ｚｖはこの電極３２
を介してオーきツクに接続されている。そして、骸電極
１２は内領域２３，２ｆｌのオーミック接続を達成する
ためにのみ設けられたものである。同様ｉＣＮ−ＭＯ８
ＦＥＴＯｎ＋ｙＢ２ソース領域２３′およびこれに隣接
したｐ＋型の第２高議度不純物領斌２７′は、コンタク
トホールを介して内領域にオーミックコンタクトした電
極３２′を介してオーミックに接続されている。
上記構成からなるＣ−ＭＯＳイン・者−夕では、電源電
極３１からｎ＋型の第２高濃度不純物領域２８に印加さ
れ電源電位ｖｃｃがｎ−型シリコン基板２１を介して？
型の第１不純物領塚２７に供給され、更に該第１不純物
領域２１から電極Ｓ２を介しテＰ−ＭＯ８ＦＥＴ （Ｄ
ｐ＋型ソース領域２３に供給される。従って、ｎ型ソ
ース領域２３にオーミックコンタクトした電極３２に直
接電源配線を接続しなくてもソース領域２３に電源を供
給でき、第１図の従来のＣ−ＭＯ８のように電極３２と
電極３１を接続する必要はない。同様に、ｐ″″型ウェ
ル領域２２に形成され九Ｎ−ＭＯ８ＦＥＴＯｎ＋型ソー
ス領域２３′は、電極３２′によシオーミ、りに接続さ
れたｐ＋型の第１高濃度領域２１′ｐ−型ウエル領域お
よびｐ＋型の第２高濃変不純物領域２８′を介してアー
ス電位に接続された電源電極３１′と導通しているから
、ソース領域２３′をアース電位に接続するための特別
な配線を形成する必要はない。このように、Ｐ−ＭＯＳ
ＦＥＴおよびＮ−ＭＯＳＦＥＴのソース領域Ｊ Ｊ 、
Ｊ Ｊ’にオ−に、りに接続した第１の高濃度不純物
領域２７゜２７′を設けることによシ、電源電極３１．
３１’から夫々の基板領域２１．２２を通してソース領
域２１，２１３’に電源を供給することが可能となり、
この結果、従来必要とされて込た配線のためのスペース
を省略して集積度の低下を防止することができる。また
、電極８２．３２’は基板電極としての機能をも有して
おシ、上述したところから明らかなようにＰ−ＭＯＳＦ
ＥＴのソース領域２３とｎ−型シリコン基板２１、Ｎ−
ＭＯＳＦＥＴのソース領域２３′とｐ−型ウェル領域２
２とは夫々同電位であるから、ラッチアップ現象を防止
することができる。
極３１からｎ＋型の第２高濃度不純物領域２８に印加さ
れ電源電位ｖｃｃがｎ−型シリコン基板２１を介して？
型の第１不純物領塚２７に供給され、更に該第１不純物
領域２１から電極Ｓ２を介しテＰ−ＭＯ８ＦＥＴ （Ｄ
ｐ＋型ソース領域２３に供給される。従って、ｎ型ソ
ース領域２３にオーミックコンタクトした電極３２に直
接電源配線を接続しなくてもソース領域２３に電源を供
給でき、第１図の従来のＣ−ＭＯ８のように電極３２と
電極３１を接続する必要はない。同様に、ｐ″″型ウェ
ル領域２２に形成され九Ｎ−ＭＯ８ＦＥＴＯｎ＋型ソー
ス領域２３′は、電極３２′によシオーミ、りに接続さ
れたｐ＋型の第１高濃度領域２１′ｐ−型ウエル領域お
よびｐ＋型の第２高濃変不純物領域２８′を介してアー
ス電位に接続された電源電極３１′と導通しているから
、ソース領域２３′をアース電位に接続するための特別
な配線を形成する必要はない。このように、Ｐ−ＭＯＳ
ＦＥＴおよびＮ−ＭＯＳＦＥＴのソース領域Ｊ Ｊ 、
Ｊ Ｊ’にオ−に、りに接続した第１の高濃度不純物
領域２７゜２７′を設けることによシ、電源電極３１．
３１’から夫々の基板領域２１．２２を通してソース領
域２１，２１３’に電源を供給することが可能となり、
この結果、従来必要とされて込た配線のためのスペース
を省略して集積度の低下を防止することができる。また
、電極８２．３２’は基板電極としての機能をも有して
おシ、上述したところから明らかなようにＰ−ＭＯＳＦ
ＥＴのソース領域２３とｎ−型シリコン基板２１、Ｎ−
ＭＯＳＦＥＴのソース領域２３′とｐ−型ウェル領域２
２とは夫々同電位であるから、ラッチアップ現象を防止
することができる。
他方、上記構成からなるＣ−ＭＯＳインバータではｎ−
型シリコン基板２１あるい＃′ｉｐ−型ウエル領域２２
内を流れる電流によシこれら基板領域内に電位勾配を住
じ 動作マーシンの低下や発熱の問題を生じることが懸
念される。しかし、Ｃ−ＭＯ８では一般に消費電力が小
さく、また動作マージンも広いため、上記の問題が実際
上障害になることはない。因みに、シリコン基板２ノの
シート抵抗を１０Ω１０ ％電源電流をｌＱｍＡとする
と基板領域での電圧降下は約１０−２Ｖ程度であり、こ
の程度の電位勾配から生じる上記の問題は消費電力が小
さく動作マージンが広いというｃ−ＭＯＳの特長により
充分に吸収することができ、従って実用上は何勢問題に
ならない。
型シリコン基板２１あるい＃′ｉｐ−型ウエル領域２２
内を流れる電流によシこれら基板領域内に電位勾配を住
じ 動作マーシンの低下や発熱の問題を生じることが懸
念される。しかし、Ｃ−ＭＯ８では一般に消費電力が小
さく、また動作マージンも広いため、上記の問題が実際
上障害になることはない。因みに、シリコン基板２ノの
シート抵抗を１０Ω１０ ％電源電流をｌＱｍＡとする
と基板領域での電圧降下は約１０−２Ｖ程度であり、こ
の程度の電位勾配から生じる上記の問題は消費電力が小
さく動作マージンが広いというｃ−ＭＯＳの特長により
充分に吸収することができ、従って実用上は何勢問題に
ならない。
上述したところから理解されるように、本発明は低集積
度およびラッチアップ現象による信頼性の低下というＣ
−ＭＯ８の問題点を、Ｃ−ＭＯ８の特長である広い動作
マージンおよび低消費電力という利点を積極的に利用し
て解消したものであるといえる。
度およびラッチアップ現象による信頼性の低下というＣ
−ＭＯ８の問題点を、Ｃ−ＭＯ８の特長である広い動作
マージンおよび低消費電力という利点を積極的に利用し
て解消したものであるといえる。
第３図は本発明の他の実施例になるＣ−ＭＯＳインバー
タの断面図である。同図において、第２図の実施例の同
一部分には同じ参照番号を付しである。この実施例では
Ｐ−ＭＯＳＦＥＴにおけるｐ＋型ソース領域２３の周囲
に二重拡散法によ１ ｎ＋型の躯１高洟度不純物領域２
９が形成され、同様にＮ−ＭＯＳＦＥＴにおけるｎ＋型
ソース領域２３′の周囲には二重拡散法によＦ）ｐ 型
の第１高濃度不純物領域２９′が形成されている。そし
て、ソース領域２３．２３’とその周囲の第１高濃度不
純物餉城２９．２９’との間は、両者間のツェナー降伏
によりオーン、りに接続されている。即ち、第１高濃度
不純物領域２９．２９’の不純物一度が高いため、これ
とソース領域２３．２３’とで形成されるツェナーダイ
オードの降伏電圧は極めて小さく、このため両者間には
実質的なオーミ、り接続が達成されている。従って、こ
の実施例では第１図の実施例のようにソース領域２３．
２３’と第１高濃度不純物領域２９．２９’とをオーミ
、りに接続するための電極８２゜３２′は不要となシ、
集積度を更に向上することができる。ただし、この場合
には両ソース領域２３ 、２ Ｊ’およびその周囲に形
成された第１高濃１度不純物領域２９．２９’における
不純物濃度を１０”７ｍ−’以上とすることが必要であ
る。その他の構成および効果は総て第２図の実施例と同
様である。
タの断面図である。同図において、第２図の実施例の同
一部分には同じ参照番号を付しである。この実施例では
Ｐ−ＭＯＳＦＥＴにおけるｐ＋型ソース領域２３の周囲
に二重拡散法によ１ ｎ＋型の躯１高洟度不純物領域２
９が形成され、同様にＮ−ＭＯＳＦＥＴにおけるｎ＋型
ソース領域２３′の周囲には二重拡散法によＦ）ｐ 型
の第１高濃度不純物領域２９′が形成されている。そし
て、ソース領域２３．２３’とその周囲の第１高濃度不
純物餉城２９．２９’との間は、両者間のツェナー降伏
によりオーン、りに接続されている。即ち、第１高濃度
不純物領域２９．２９’の不純物一度が高いため、これ
とソース領域２３．２３’とで形成されるツェナーダイ
オードの降伏電圧は極めて小さく、このため両者間には
実質的なオーミ、り接続が達成されている。従って、こ
の実施例では第１図の実施例のようにソース領域２３．
２３’と第１高濃度不純物領域２９．２９’とをオーミ
、りに接続するための電極８２゜３２′は不要となシ、
集積度を更に向上することができる。ただし、この場合
には両ソース領域２３ 、２ Ｊ’およびその周囲に形
成された第１高濃１度不純物領域２９．２９’における
不純物濃度を１０”７ｍ−’以上とすることが必要であ
る。その他の構成および効果は総て第２図の実施例と同
様である。
なお、上記二つの実施例は両者ともｐ型ウェル領域を形
成したｎ型シリコン基板を用いているが、本発明はｎ型
ウェル領域を形成したｐ型シリコン基板、あるいけシリ
コン以外の半導体基板を用いて同様に実施することがで
きる。
成したｎ型シリコン基板を用いているが、本発明はｎ型
ウェル領域を形成したｐ型シリコン基板、あるいけシリ
コン以外の半導体基板を用いて同様に実施することがで
きる。
また、本発明はインバータ回路だけでなく総てのＣ−Ｍ
Ｏ８回路に適用することができる。
Ｏ８回路に適用することができる。
以上詳述したように、本発明によれはＮ−ＭＯＳＦＥＴ
およびＰ−ＭＯＳＦＥＴの基板電位を夫々のソース電位
に固定してラッチアップ現象を防止すると共に、それに
よる集積度の低下を防止した相補型ＭＯ８半導体装置を
提供できるものである。
およびＰ−ＭＯＳＦＥＴの基板電位を夫々のソース電位
に固定してラッチアップ現象を防止すると共に、それに
よる集積度の低下を防止した相補型ＭＯ８半導体装置を
提供できるものである。
第１図は基板電極を形成した従来のＣ−ＭＯＳインバー
タの断面図、第２図は本発明の一実施例になるＣ−ＭＯ
Ｓインバータの断面図、菓３図は本発明の他の実施例に
なるＣ−ＭＯＳインバータの断面図である。 ２１・・・ｎ−型シリコン基板、２２・・・ｐ−型ウェ
ル領域、２３ 、２３’・・・ソース領域、２４．２４
’・・・ドレイン領域、２５．２５’・・・ｆ−）酸化
膜、２６．．７６’・・・ｆ−）電極、２７．２９・・
・ｎ＋型の第１高濃度不純物領域、２７’ 、 ２９’
・・・ｐ＋型の第１高濃度不純物領域、２８・・・ｎ＋
型の１２高濃度不純物領域、２８′・・・ｐ＋型の第２
高濃度不純物領斌、２９・・・層間絶縁膜、３０・・・
ドレイン電極、３１．３１’・・・１１源電極、３２．
３２’・・・電極。
タの断面図、第２図は本発明の一実施例になるＣ−ＭＯ
Ｓインバータの断面図、菓３図は本発明の他の実施例に
なるＣ−ＭＯＳインバータの断面図である。 ２１・・・ｎ−型シリコン基板、２２・・・ｐ−型ウェ
ル領域、２３ 、２３’・・・ソース領域、２４．２４
’・・・ドレイン領域、２５．２５’・・・ｆ−）酸化
膜、２６．．７６’・・・ｆ−）電極、２７．２９・・
・ｎ＋型の第１高濃度不純物領域、２７’ 、 ２９’
・・・ｐ＋型の第１高濃度不純物領域、２８・・・ｎ＋
型の１２高濃度不純物領域、２８′・・・ｐ＋型の第２
高濃度不純物領斌、２９・・・層間絶縁膜、３０・・・
ドレイン電極、３１．３１’・・・１１源電極、３２．
３２’・・・電極。
Claims (5)
- （１） 第１導電屋活性領域および第２導電型活性領
域を有する半導体基板と、骸半導体基板の鮪１導電型活
性領域に設けられた第２導電型のソース領域およびドレ
イン領域、並びにそのチャンネル領域上にｒ−）絶縁膜
を介して設けられたｒ−）電極からなる第１のＭＯＳ
）ランゾスタト、該第１のＭＯＳ ）ランジスタのソー
ス領域とオーミック接続するように前記第１導電型活性
領域に設けられた第１導電型の第１高談度不純物領域と
、前記第１導電型活性領域に前記第１のＭＯＳ ）ラン
ジスタから離間して設けられた第１導電型の第２高濃度
不純物領域と、前記第２導電型活性領域に設けられた第
１導電型のソース領域およびドレイン領域、並びにその
チャンネル領域上１’ｌ” −）絶縁膜を介して設けら
れたダート電極からなる第２のＭＯＳ ）ランソスタと
、該第２のＭＯＳ）ランジスタのソース領域にオーミ、
り接続するように前記第２導電型活性領域１に設けられ
九第２導電型の第１高濃度不純物領域と、第２導電型活
性領域に前記第２０Ｍ０８）ランジスメから離間して設
けられた第２導電型の第２高濃度不純物領域と、前記第
１導電型の＠２２高濃不純物領域および前記第２導電型
の第２高濃度不純物領域に接続して設けられた電源電極
とを具備したことを特徴とする相補型ＭＯ８半導体装置
。 - （２）第１のＭＯＳ ）ランジスタのソース領域と第１
導電型の第１高濃度不純物領域との間、並びに第２のＭ
ＯＳ ）ランジスタのソース領域と第２導電型の第１高
濃度不純物領塚との間が、両領域にオーミレクコンタク
トして半導体基板上に形成された電極を介してオーミ、
り接続していることを特徴とする特許請求の範囲第（１
）項記載の相補型ＭＯ８半導体装置。 - （３）第１のＭＯＳ ）ランジスタのソース領域と第１
導電型の第１高濃度不純物領域との間、並びに第２のＭ
ＯＳトランジスタのソース領域と第２導電型の第１高濃
度不純物領域との間が、両領域間のツェナー降伏によジ
オ−ミック接続していることを特徴とする特許請求の範
囲第（１）項記載の相補１７ＭＭＯ８半導体装置。 - （４） 第１導電型の第１高磯度不純物領域および第
２導電型の岨１高貴度不純物領域が、二重拡散法によシ
夫々第１０Ｍ０８）ランジスタのソース領域、第２のＭ
ＯＳ ）ランゾスタのソース領域の周囲に形成されてい
ることを特徴とする特許請求の範囲＃ｉ （３）項記載
Ｏ相補型ＭＯ８半導体装置。 - （５） 第１および縞２のＭＯＳ ）ランジスタのソ
ース領域、並びに第１導電型および第２導電型の第１高
濃度不純物領域における不純物濃度が１０／Ｉｓ 以上
であることを特徴とする特許請求の範囲第（３）項また
は第（４）項記載の相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111069A JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111069A JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812349A true JPS5812349A (ja) | 1983-01-24 |
Family
ID=14551592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111069A Pending JPS5812349A (ja) | 1981-07-16 | 1981-07-16 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812349A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163856A (ja) * | 1983-03-08 | 1984-09-14 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPH09116022A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | Ｃｍｏｓ集積回路 |
| DE102005028905A1 (de) * | 2005-06-22 | 2006-12-28 | Infineon Technologies Ag | Transistorbauelement |
-
1981
- 1981-07-16 JP JP56111069A patent/JPS5812349A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163856A (ja) * | 1983-03-08 | 1984-09-14 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPH09116022A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | Ｃｍｏｓ集積回路 |
| DE102005028905A1 (de) * | 2005-06-22 | 2006-12-28 | Infineon Technologies Ag | Transistorbauelement |
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