JP2679046B2 - メモリ装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H01L27/0203—Particular design considerations for integrated circuits
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は静電保護回路を備えるメモリ装置に関する。
B.発明の概要
本発明は、静電保護回路を備えるメモリ装置におい
て、入力端子にドレインが接続しソースおよびゲートに
所定電圧が供給される電界効果型トランジスタを具備
し、該電界効果型トランジスタと並列接続される寄生ラ
テラルバイポーラトランジスタと、上記電界効果型トラ
ンジスタのチャンネルを形成する不純物領域により寄生
抵抗とが形成され、上記所定電圧の反対極性の過大入力
電圧に対し、上記寄生抵抗による電位差によって上記寄
生ラテラルバイポーラトランジスタを動作させることに
より、その保護機能の向上を実現するものである。 C.従来の技術 集積回路（IC）装置等においては、内部回路の破壊を
防止するための静電保護回路が入力端子に接続される。 第５図は静電保護回路の従来例の回路図であり、その
静電保護回路は、入力端子54に一端が接続する抵抗51を
有し、該抵抗51の他端の接続点にダイオード52の正極と
ダイオード53の負極が接続されている。ダイオード52の
負極は電源電圧Vddとされ、ダイオード53の正極は接地
電圧Vssとされている。そして、上記接続点から所要の
信号処理を行う内部回路55に接続する回路構成となって
いる。 D.発明が解決しようとする問題点 先ず、前述の静電保護回路の入力端子54に電圧性のパ
ルスが印加された場合では、抵抗51による電流制限効果
が有り、良好な保護が可能である。しかし、電流性のパ
ルスが印加された場合では、抵抗51自体を大きくしなけ
れば電流制限効果を得ることができず、良好な保護がな
されない。この場合、例えば3kΩ程度の大きな値の抵抗
を多結晶シリコン層或いは拡散で形成しようとすると、
その分だけ抵抗の面積が増大し、チップレイアウトやチ
ップ面積に悪影響を与えることになり、高密度化の傾向
に反する。また、高速メモリにおいては、増大した抵抗
の面積の分だけ入力抵抗と入力容量が増大し、それが動
作の遅延（数ナノ秒程度）につながることになる。 また、大容量メモリにおいては、歩留りを上げるため
に冗長回路が使用されるが、使用したチップに関して冗
長回路を使用したか否かを後日検査するために、チップ
には所謂ロールコール回路が形成される。このロールコ
ール回路は、例えば第６図に示すような構成を有し、直
列接続される複数のダイオード61a,61b,…,61xとそのダ
イオード列の端部に配された１つのNMOSトランジスタ62
とにより構成される。そして、冗長回路の使用の有無に
応じて上記MOSトランジスタ62のゲート63に信号が加わ
り、入力端子54に通常の電圧以上の高電圧を加えて、上
記使用の有無が検出される。ところが、このようなロー
ルコール回路を前述の静電保護回路（第５図参照）と組
み合わせて回路を構成した場合には、読み出しのための
高電圧を印加したときに、ダイオード52に電流が流れ、
ロールコール回路による読み出しが不能となる。したが
って、従来のチップにおいては、従来例の静電保護回路
を使用することは出来なかった。 また、静電保護回路にMOSトランジスタを用いたとき
では、ウェル領域等の寄生抵抗との間で次のような問題
がある。すなわち、微細化等や高速動作の要求から高密
度化を図り、チャンネル幅等のサイズを短くした時で
は、その結果として寄生抵抗（例えばウェル領域の抵抗
分）が逆に増大し、第７図に示すように、実線Ａで示す
理想的なブレークダウン特性から、その抵抗分の寄与に
よって、図中破線Ｂで示すようなブレークダウン特性を
示すようになる。すると、ある電流値に対するブレーク
ダウン電圧は増大することになるが、相対的に内部回路
を構成するMOSトランジスタのゲート耐圧がその上昇し
たブレークダウン電圧より低くなり、そのゲートにおけ
る絶縁破壊等が生じることになって保護機能が失われる
という問題が生ずることになる。 そこで、本発明は、上述の問題点に鑑み、電圧電流の
耐性に優れ、且つロールコール回路にも用いることが可
能な静電保護回路を備えるメモリ装置の提供を目的とす
る。 E.問題点を解決するための手段 本発明は、上述の問題点を解決するために、入力端子
に少なくともロールコール回路回路が接続され、上記入
力端子にドレインが接続しソースおよびゲートに所定電
圧が供給される電界効果型トランジスタを具備し、該電
界効果型トランジスタと並列接続される寄生ラテラルバ
イポーラトランジスタと、上記電界効果型トランジスタ
のチャンネルを形成する不純物領域により寄生抵抗とが
形成され、上記所定電圧の反対極性の過大入力電圧に対
し、上記寄生抵抗は上記寄生ラテラルバイポーラトラン
ジスタのコレクタ−ベース間のリーク電流によって、上
記寄生ラテラルバイポーラトランジスタを動作ならしめ
る電位差を生じさせる抵抗値を有する静電保護回路を具
備するメモリ装置とすることを特徴とする。 F.作用 電界効果型トランジスタのチャンネルを形成する不純
物領域によりなる寄生抵抗は、ブレークダウン特性を変
動させる（第７図参照）作用を有するが、本発明は、そ
の寄生抵抗を利用して、印加電圧を上げて行った場合に
流れ始める微小電流により電位差を生じさせる。この電
位差が寄生ラテラルバイポーラトランジスタのオン動作
電圧（例えば0.7V程度）となったときは、寄生ラテラル
バイポーラトランジスタのコレクタ−エミッタ間に大電
流が流れることになり、結果的に入力端子がローインピ
ーダンスとなって、電流性パルスにも強い構造となる。
これは、MOSトランジスタのみのブレークダウン特性の
変動（第７図の破線Ｂで示す。）を緩和して、寄生ラテ
ラルバイポーラトランジスタを介して電流をリークさせ
ることができることになる。その電圧制限は、寄生ラテ
ラルバイポーラトランジスタのコレクタ−ベース間降伏
電圧CBRにより決定され、これがゲート耐圧より低けれ
ば、理想的なブレークダウン特性の如く高電圧や高電流
のパルスが加わった場合でも有効に内部の素子が保護さ
れることなる。 また、本発明の静電保護回路は、過大入力電圧に対し
て、上述のような作用から寄生ラテラルバイポーラトラ
ンジスタが動作する。このため電界効果型トランジスタ
は、単極性で良く、例えばNMOS若しくはPMOSトランジス
タだけの構成で良い。このため前述のロールコール回路
に接続した場合であっても有効に動作させることが可能
である。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 まず、本実施例の静電保護回路の基本的な回路構成を
第１図に示す。本実施例の静電保護回路は、入力端子２
と所定の信号処理を行う内部回路３との間に接続される
回路であって、その入力端子２に接続されたNMOSトラン
ジスタ１と、寄生抵抗４と、寄生バイポーラトランジス
タ（ラテラルバイポーラトランジスタ）５より構成され
ている。 上記NMOSトランジスタ１は、そのドレイン1bが上記入
力端子２と接続されており、ゲート1gおよびソース1sは
接地電圧Vssが供給されている。そのチャンネルは不純
物領域である例えばＰウェル領域により形成され、その
Ｐウェル領域は上記寄生抵抗４を構成する。このNMOSト
ランジスタ１は、マイナス極性の過大入力電圧に対して
は、ドレイン1dとチャンネル間がダイオードとして機能
する。そして、接地電圧Vssに対して反対極性であるプ
ラス極性の過大入力電圧に対しては、後述するような寄
生バイポーラトランジスタ５がオン動作し、静電保護を
図ることができる。 上記寄生抵抗４は、上記NMOSトランジスタ１のチャン
ネルを形成する不純物領域である上記Ｐウェル領域によ
り形成され、このＰウェル領域には接地電圧Vssが供給
される。寄生抵抗４（Rw）は、本発明において、微小電
流（ICB）により電位差（Rw・ICB）を生じさせることが
でき、これによって上記寄生バイポーラトランジスタ５
をオン動作させることができる。すなわち、換言すれ
ば、寄生抵抗４は、寄生バイポーラトランジスタをオン
動作電圧以上の電位差を生じさせる抵抗値を有してい
る。また、その抵抗値は寄生バイポーラトランジスタ５
の動作開始電圧を定めるものとなる。 上記寄生バイポーラトランジスタ５は、コレクタ5cが
上記入力端子２に接続し、ベース5bが上記NMOSトランジ
スタ１のチャンネルおよび寄生抵抗４の一端に接続す
る。そして、寄生バイポーラトランジスタ５のエミッタ
は接地電圧Vssが供給される構成となっている。しか
し、これは等価回路上のものであって、コレクタ5cは上
記NMOSトランジスタ１のドレイン1dであり、ベース5bは
NMOSトランジスタ１のチャンネル（Ｐウェル）であり、
エミッタ5eはNMOSトランジスタ１のソース1sである。 次に、このような静電保護回路の動作について説明す
る。まず、マイナス極性の過大入力電圧に対しては、上
述のようにNMOSトランジスタ１のドレイン1dとチャンネ
ル間のPN接合によるダイオードによって回路の保護がな
されることになる。 次に、プラス極性の過大入力電圧に対しては、次のよ
うに動作する。上記入力端子２に過大入力電圧が印加さ
せた場合には、寄生バイポーラトランジスタのコレクタ
5cとベース5b間にリーク電流ICBが流れることになる。
このリーク電流ICBは、NMOSトランジスタ１のドレイン1
dにおける微小な電流でもある。このリーク電流ICBはＰ
ウェルの寄生抵抗４に電位差（電圧降下）を生じさせ
る。この電位差の大きさは、Rw・ICB（Rwは寄生抵抗４
の抵抗値）であり、これが寄生バイポーラトランジスタ
５のベース−エミッタ間電圧VBEとなる。そして、その
ベース−エミッタ間電圧VBEが当該寄生バイポーラトラ
ンジスタ５のオン動作電圧（0.7V程度）以上となれば、
寄生バイポーラトランジスタ５がオン動作を行うことに
なる。このとき、寄生バイポーラトランジスタ５に流れ
る電流ICEは、hFE×ICBであって、非常に大きな電流値
となる。このため電流の集中による絶縁破壊等が生ずる
ことが防止され、寄生バイポーラトランジスタの動作に
よってゲート耐圧以下で有効な静電破壊の防止がなされ
ることになる。 このように本実施例の静電保護回路においては、寄生
バイポーラトランジスタ５の動作によって、過大入力電
圧に起因する電流をソース（エミッタ）側に流すことが
できるが、その電圧制限の値は、寄生バイポーラトラン
ジスタ５のコレクタ−ベース間降伏電圧VCBRにより決定
され、これがゲート耐圧より低ければ、理想的なブレー
クダウン特性（第７図の実線Ａ）の如く高電圧や高電流
のパルスが加わった場合でも有効に内部の素子が保護さ
れることなる。 また、本実施例の静電保護回路は、形式的にはNMOSト
ランジスタのみで構成され、単極性である。このため、
第６図に示したようなロールコール回路を接続した場合
であっても、その読み出し動作のときに静電保護回路の
ダイオードを介して電流が流れ、読み出し動作が不能に
なることがない。したがって、本実施例の静電保護回路
を冗長回路を用いる大容量メモリ装置に用いて、確実な
ロールコール回路の動作をさせることが可能となる。 次に、第２図〜第４図を参照しながら、本実施例の静
電保護回路のレイアウトの一例について説明する。 まず、第２図に示すレイアウトは、本実施例の静電保
護回路の不純物領域およびコンタクトのレイアウトであ
り、NMOSトランジスタ１と寄生抵抗４および寄生バイポ
ーラトランジスタ５が配置される構成であるが、レイア
ウト上はNMOSトランジスタのみが配置される。なお、第
２図中、斜線部分は不純物領域上に披着形成されるアル
ミ配線層とのコンタクト領域を示している。 第２図に示すように、Ｎ型の基板（Ｎ−sub）10に対
して、略長方形状のＰウェル領域11が形成され、この略
長方形状のＰウェル領域11を僅かな間隔を空けながら取
り囲む形状でN+型のガードリング領域18が形成されてい
る。なお、ガードリング領域18は図中斜線部で示す領域
18aがアルミ配線層19との接続領域であり、第４図に示
すように、アルミ配線層19は電源電圧Vddを供給するア
ルミ配線層22に接続する。 このＰウェル領域11の図中（第２図）上半分は、NMOS
トランジスタのソース，ゲート，ドレインが配設される
領域があって、ウェルの左端部から形成されてウェルの
右端で略Ｕ状のループを描き再びウェルの左端部に延在
される細い配線12は、NMOSトランジスタのゲート電極で
ある。このゲート電極は例えば多結晶シリコンにより形
成され、略Ｔ字状の延在部21を介してアルミ配線層16に
接続される。この略横Ｕ字状のゲート電極の配線12の内
部は、該配線12とセルフアラインで形成されたNMOSトラ
ンジスタのドレイン領域14であり、寄生バイポーラトラ
ンジスタのコレクタ領域ともなるN+型の不純物領域であ
る。ドレイン領域14は、ドレイン領域の斜線部14aを介
してアルミ配線層15と接続する。一方、上記略横Ｕ字状
のゲート電極の配線12の外側のN+型の不純物領域は、同
様に配線12とセルフアラインで形成されたNMOSトランジ
スタのソース領域13であり、寄生バイポーラトランジス
タのエミッタ領域としても動作することになる。このソ
ース領域13は、平面上、細長い略コ字状の領域であっ
て、ソース領域の斜線部13aを介してアルミ配線層16と
接続する。 Ｐウェル領域11の図中下半分は、本実施例の静電保護
回路において、大きな占有面積を有している。これは、
ウェル領域11によって寄生抵抗の抵抗値を得るためであ
り、寄生抵抗の接地側の端部は、第３図に示すように、
高濃度の不純物が導入されたP+不純物領域17を介してア
ルミ配線層16と接続する。 第４図は、第２図および第３図に示した不純物領域上
に形成される配線層のレイアウトである。この第４図に
おいて、大きな略方形上の領域がパッド部25であり、例
えばボンディングされて外部の入力ピンと接続する。こ
のパッド部25は配線23を介してソース取り出し電極であ
るアルミ配線層15と接続し、また、配線23の一部に接続
される細い配線（例えば多結晶シリコン）24を介して内
部回路と接続する。上記アルミ配線層15を囲むように略
横Ｕ字状の配線12が形成され、これはNMOSトランジスタ
のゲート電極として機能する。ゲート電極として機能す
る配線12の外側には、上記ソース領域13と接続するアル
ミ配線層16が形成されており、このアルミ配線層16は、
ウェル領域11の図中下半分を絶縁層20を介して被覆し、
P+型の不純物領域17の上で該P+型の不純物領域17と接続
（第３図参照）し、ゲート電極を接地させるための延在
部21とも接続する。このアルミ配線層16は、さらにガー
ドリング領域18上の配線27を介して接地線26と接続す
る。また、上記ウェル領域11を囲んで形成されたガード
リング領域18上にはアルミ配線層19が形成されている
が、このアルミ配線層19は電源線22と接続し、ガードリ
ング領域18には電源電圧Vddが供給されることになる。
なお、上述の各配線層は、第２図に斜線で示した部分で
それぞれ接続している。 以上のようなレイアウトを有する本実施例の静電保護
回路は、寄生抵抗の取り出しのためのP+型の不純物領域
17が、NMOSトランジスタのゲート電極である配線12の下
部のチャンネル領域とは離れて設けられている。このた
め、略横Ｕ字状の配線12の下部のチャンネル領域のドレ
イン側で生じた電流によって、ウェル領域11の体積に応
じた寄生抵抗を用いて電位差が生ずることになる。そし
て、その電位差が上述のオン動作電圧をこえたところ
で、上記寄生バイポーラトランジスタがオン動作し、電
流を当該寄生バイポーラトランジスタのコレクタからエ
ミッタへ流すことができる。すなわち、ドレイン領域14
からソース領域13に電流が流れアルミ配線層16を介して
接地線26へ電流が流れて行くことになる。 また、本実施例の静電保護回路には、ガートリング領
域18がウェル領域11を囲む形状に形成されており、ラッ
チアップの耐性の向上がなされているが、特に本実施例
の静電保護回路は、形式上、NMOSトランジスタのみで形
成されており、単極性である。このため、さらにラッチ
アップの耐性が向上する。 次に、本実施例の静電保護回路に関するデータの一例
について説明する。 従来の静電保護回路においては、NMOSトランジスタで
回路を構成し、例えばチャンネル幅Ｗが300μｍである
ときに、国内規格で120V,MIL規格で800V程度のデータが
得られていた。なお、MIL規格の測定回路は、第８図に
示す電流パルス型の回路であって、測定用IC84がスイッ
チ83に接続され、1.5kΩの抵抗85と100pFの容量の放電
によって電荷が測定用IC84に送られる。また、国内規格
の測定回路は、第９図に示す電圧パルス型の回路であっ
て、200pFの容量96からの電荷がスイッチ93を介して測
定用IC94に直接送られる。 しかしながら、本実施例の静電保護回路では、上述の
ような寄生ラテラルバイポーラトランジスタの動作によ
って、チャンネル幅Ｗが300μｍにおいて、国内規格で4
00V以上、MIL規格で4000V以上のデータが得られてお
り、大幅に耐圧が向上することが分る。また、これは従
来チャンネル幅Ｗが1000μｍ以上必要とされていたもの
を300μｍ以下に短縮できるものであり、占有面積の縮
小化に寄与することになる。 なお、上述の実施例においては、NMOSトランジスタの
みを用いた静電保護回路を説明したが、PMOSトランジス
タを用いこともでき、同様に耐圧向上等を図ることがで
きる。 H.発明の効果 本発明に係るメモリ装置における静電保護回路は、寄
生ラテラルバイポーラトランジスタの動作によって、電
流性パルスや電圧性パルスに拘わらず過大入力電圧に対
して有効に内部回路を保護することができる。また、そ
の回路構成は、単極性であり、ロールコール回路を有す
る装置に用いることができ、ラッチアップ耐性も向上す
る。
て、入力端子にドレインが接続しソースおよびゲートに
所定電圧が供給される電界効果型トランジスタを具備
し、該電界効果型トランジスタと並列接続される寄生ラ
テラルバイポーラトランジスタと、上記電界効果型トラ
ンジスタのチャンネルを形成する不純物領域により寄生
抵抗とが形成され、上記所定電圧の反対極性の過大入力
電圧に対し、上記寄生抵抗による電位差によって上記寄
生ラテラルバイポーラトランジスタを動作させることに
より、その保護機能の向上を実現するものである。 C.従来の技術 集積回路（IC）装置等においては、内部回路の破壊を
防止するための静電保護回路が入力端子に接続される。 第５図は静電保護回路の従来例の回路図であり、その
静電保護回路は、入力端子54に一端が接続する抵抗51を
有し、該抵抗51の他端の接続点にダイオード52の正極と
ダイオード53の負極が接続されている。ダイオード52の
負極は電源電圧Vddとされ、ダイオード53の正極は接地
電圧Vssとされている。そして、上記接続点から所要の
信号処理を行う内部回路55に接続する回路構成となって
いる。 D.発明が解決しようとする問題点 先ず、前述の静電保護回路の入力端子54に電圧性のパ
ルスが印加された場合では、抵抗51による電流制限効果
が有り、良好な保護が可能である。しかし、電流性のパ
ルスが印加された場合では、抵抗51自体を大きくしなけ
れば電流制限効果を得ることができず、良好な保護がな
されない。この場合、例えば3kΩ程度の大きな値の抵抗
を多結晶シリコン層或いは拡散で形成しようとすると、
その分だけ抵抗の面積が増大し、チップレイアウトやチ
ップ面積に悪影響を与えることになり、高密度化の傾向
に反する。また、高速メモリにおいては、増大した抵抗
の面積の分だけ入力抵抗と入力容量が増大し、それが動
作の遅延（数ナノ秒程度）につながることになる。 また、大容量メモリにおいては、歩留りを上げるため
に冗長回路が使用されるが、使用したチップに関して冗
長回路を使用したか否かを後日検査するために、チップ
には所謂ロールコール回路が形成される。このロールコ
ール回路は、例えば第６図に示すような構成を有し、直
列接続される複数のダイオード61a,61b,…,61xとそのダ
イオード列の端部に配された１つのNMOSトランジスタ62
とにより構成される。そして、冗長回路の使用の有無に
応じて上記MOSトランジスタ62のゲート63に信号が加わ
り、入力端子54に通常の電圧以上の高電圧を加えて、上
記使用の有無が検出される。ところが、このようなロー
ルコール回路を前述の静電保護回路（第５図参照）と組
み合わせて回路を構成した場合には、読み出しのための
高電圧を印加したときに、ダイオード52に電流が流れ、
ロールコール回路による読み出しが不能となる。したが
って、従来のチップにおいては、従来例の静電保護回路
を使用することは出来なかった。 また、静電保護回路にMOSトランジスタを用いたとき
では、ウェル領域等の寄生抵抗との間で次のような問題
がある。すなわち、微細化等や高速動作の要求から高密
度化を図り、チャンネル幅等のサイズを短くした時で
は、その結果として寄生抵抗（例えばウェル領域の抵抗
分）が逆に増大し、第７図に示すように、実線Ａで示す
理想的なブレークダウン特性から、その抵抗分の寄与に
よって、図中破線Ｂで示すようなブレークダウン特性を
示すようになる。すると、ある電流値に対するブレーク
ダウン電圧は増大することになるが、相対的に内部回路
を構成するMOSトランジスタのゲート耐圧がその上昇し
たブレークダウン電圧より低くなり、そのゲートにおけ
る絶縁破壊等が生じることになって保護機能が失われる
という問題が生ずることになる。 そこで、本発明は、上述の問題点に鑑み、電圧電流の
耐性に優れ、且つロールコール回路にも用いることが可
能な静電保護回路を備えるメモリ装置の提供を目的とす
る。 E.問題点を解決するための手段 本発明は、上述の問題点を解決するために、入力端子
に少なくともロールコール回路回路が接続され、上記入
力端子にドレインが接続しソースおよびゲートに所定電
圧が供給される電界効果型トランジスタを具備し、該電
界効果型トランジスタと並列接続される寄生ラテラルバ
イポーラトランジスタと、上記電界効果型トランジスタ
のチャンネルを形成する不純物領域により寄生抵抗とが
形成され、上記所定電圧の反対極性の過大入力電圧に対
し、上記寄生抵抗は上記寄生ラテラルバイポーラトラン
ジスタのコレクタ−ベース間のリーク電流によって、上
記寄生ラテラルバイポーラトランジスタを動作ならしめ
る電位差を生じさせる抵抗値を有する静電保護回路を具
備するメモリ装置とすることを特徴とする。 F.作用 電界効果型トランジスタのチャンネルを形成する不純
物領域によりなる寄生抵抗は、ブレークダウン特性を変
動させる（第７図参照）作用を有するが、本発明は、そ
の寄生抵抗を利用して、印加電圧を上げて行った場合に
流れ始める微小電流により電位差を生じさせる。この電
位差が寄生ラテラルバイポーラトランジスタのオン動作
電圧（例えば0.7V程度）となったときは、寄生ラテラル
バイポーラトランジスタのコレクタ−エミッタ間に大電
流が流れることになり、結果的に入力端子がローインピ
ーダンスとなって、電流性パルスにも強い構造となる。
これは、MOSトランジスタのみのブレークダウン特性の
変動（第７図の破線Ｂで示す。）を緩和して、寄生ラテ
ラルバイポーラトランジスタを介して電流をリークさせ
ることができることになる。その電圧制限は、寄生ラテ
ラルバイポーラトランジスタのコレクタ−ベース間降伏
電圧CBRにより決定され、これがゲート耐圧より低けれ
ば、理想的なブレークダウン特性の如く高電圧や高電流
のパルスが加わった場合でも有効に内部の素子が保護さ
れることなる。 また、本発明の静電保護回路は、過大入力電圧に対し
て、上述のような作用から寄生ラテラルバイポーラトラ
ンジスタが動作する。このため電界効果型トランジスタ
は、単極性で良く、例えばNMOS若しくはPMOSトランジス
タだけの構成で良い。このため前述のロールコール回路
に接続した場合であっても有効に動作させることが可能
である。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 まず、本実施例の静電保護回路の基本的な回路構成を
第１図に示す。本実施例の静電保護回路は、入力端子２
と所定の信号処理を行う内部回路３との間に接続される
回路であって、その入力端子２に接続されたNMOSトラン
ジスタ１と、寄生抵抗４と、寄生バイポーラトランジス
タ（ラテラルバイポーラトランジスタ）５より構成され
ている。 上記NMOSトランジスタ１は、そのドレイン1bが上記入
力端子２と接続されており、ゲート1gおよびソース1sは
接地電圧Vssが供給されている。そのチャンネルは不純
物領域である例えばＰウェル領域により形成され、その
Ｐウェル領域は上記寄生抵抗４を構成する。このNMOSト
ランジスタ１は、マイナス極性の過大入力電圧に対して
は、ドレイン1dとチャンネル間がダイオードとして機能
する。そして、接地電圧Vssに対して反対極性であるプ
ラス極性の過大入力電圧に対しては、後述するような寄
生バイポーラトランジスタ５がオン動作し、静電保護を
図ることができる。 上記寄生抵抗４は、上記NMOSトランジスタ１のチャン
ネルを形成する不純物領域である上記Ｐウェル領域によ
り形成され、このＰウェル領域には接地電圧Vssが供給
される。寄生抵抗４（Rw）は、本発明において、微小電
流（ICB）により電位差（Rw・ICB）を生じさせることが
でき、これによって上記寄生バイポーラトランジスタ５
をオン動作させることができる。すなわち、換言すれ
ば、寄生抵抗４は、寄生バイポーラトランジスタをオン
動作電圧以上の電位差を生じさせる抵抗値を有してい
る。また、その抵抗値は寄生バイポーラトランジスタ５
の動作開始電圧を定めるものとなる。 上記寄生バイポーラトランジスタ５は、コレクタ5cが
上記入力端子２に接続し、ベース5bが上記NMOSトランジ
スタ１のチャンネルおよび寄生抵抗４の一端に接続す
る。そして、寄生バイポーラトランジスタ５のエミッタ
は接地電圧Vssが供給される構成となっている。しか
し、これは等価回路上のものであって、コレクタ5cは上
記NMOSトランジスタ１のドレイン1dであり、ベース5bは
NMOSトランジスタ１のチャンネル（Ｐウェル）であり、
エミッタ5eはNMOSトランジスタ１のソース1sである。 次に、このような静電保護回路の動作について説明す
る。まず、マイナス極性の過大入力電圧に対しては、上
述のようにNMOSトランジスタ１のドレイン1dとチャンネ
ル間のPN接合によるダイオードによって回路の保護がな
されることになる。 次に、プラス極性の過大入力電圧に対しては、次のよ
うに動作する。上記入力端子２に過大入力電圧が印加さ
せた場合には、寄生バイポーラトランジスタのコレクタ
5cとベース5b間にリーク電流ICBが流れることになる。
このリーク電流ICBは、NMOSトランジスタ１のドレイン1
dにおける微小な電流でもある。このリーク電流ICBはＰ
ウェルの寄生抵抗４に電位差（電圧降下）を生じさせ
る。この電位差の大きさは、Rw・ICB（Rwは寄生抵抗４
の抵抗値）であり、これが寄生バイポーラトランジスタ
５のベース−エミッタ間電圧VBEとなる。そして、その
ベース−エミッタ間電圧VBEが当該寄生バイポーラトラ
ンジスタ５のオン動作電圧（0.7V程度）以上となれば、
寄生バイポーラトランジスタ５がオン動作を行うことに
なる。このとき、寄生バイポーラトランジスタ５に流れ
る電流ICEは、hFE×ICBであって、非常に大きな電流値
となる。このため電流の集中による絶縁破壊等が生ずる
ことが防止され、寄生バイポーラトランジスタの動作に
よってゲート耐圧以下で有効な静電破壊の防止がなされ
ることになる。 このように本実施例の静電保護回路においては、寄生
バイポーラトランジスタ５の動作によって、過大入力電
圧に起因する電流をソース（エミッタ）側に流すことが
できるが、その電圧制限の値は、寄生バイポーラトラン
ジスタ５のコレクタ−ベース間降伏電圧VCBRにより決定
され、これがゲート耐圧より低ければ、理想的なブレー
クダウン特性（第７図の実線Ａ）の如く高電圧や高電流
のパルスが加わった場合でも有効に内部の素子が保護さ
れることなる。 また、本実施例の静電保護回路は、形式的にはNMOSト
ランジスタのみで構成され、単極性である。このため、
第６図に示したようなロールコール回路を接続した場合
であっても、その読み出し動作のときに静電保護回路の
ダイオードを介して電流が流れ、読み出し動作が不能に
なることがない。したがって、本実施例の静電保護回路
を冗長回路を用いる大容量メモリ装置に用いて、確実な
ロールコール回路の動作をさせることが可能となる。 次に、第２図〜第４図を参照しながら、本実施例の静
電保護回路のレイアウトの一例について説明する。 まず、第２図に示すレイアウトは、本実施例の静電保
護回路の不純物領域およびコンタクトのレイアウトであ
り、NMOSトランジスタ１と寄生抵抗４および寄生バイポ
ーラトランジスタ５が配置される構成であるが、レイア
ウト上はNMOSトランジスタのみが配置される。なお、第
２図中、斜線部分は不純物領域上に披着形成されるアル
ミ配線層とのコンタクト領域を示している。 第２図に示すように、Ｎ型の基板（Ｎ−sub）10に対
して、略長方形状のＰウェル領域11が形成され、この略
長方形状のＰウェル領域11を僅かな間隔を空けながら取
り囲む形状でN+型のガードリング領域18が形成されてい
る。なお、ガードリング領域18は図中斜線部で示す領域
18aがアルミ配線層19との接続領域であり、第４図に示
すように、アルミ配線層19は電源電圧Vddを供給するア
ルミ配線層22に接続する。 このＰウェル領域11の図中（第２図）上半分は、NMOS
トランジスタのソース，ゲート，ドレインが配設される
領域があって、ウェルの左端部から形成されてウェルの
右端で略Ｕ状のループを描き再びウェルの左端部に延在
される細い配線12は、NMOSトランジスタのゲート電極で
ある。このゲート電極は例えば多結晶シリコンにより形
成され、略Ｔ字状の延在部21を介してアルミ配線層16に
接続される。この略横Ｕ字状のゲート電極の配線12の内
部は、該配線12とセルフアラインで形成されたNMOSトラ
ンジスタのドレイン領域14であり、寄生バイポーラトラ
ンジスタのコレクタ領域ともなるN+型の不純物領域であ
る。ドレイン領域14は、ドレイン領域の斜線部14aを介
してアルミ配線層15と接続する。一方、上記略横Ｕ字状
のゲート電極の配線12の外側のN+型の不純物領域は、同
様に配線12とセルフアラインで形成されたNMOSトランジ
スタのソース領域13であり、寄生バイポーラトランジス
タのエミッタ領域としても動作することになる。このソ
ース領域13は、平面上、細長い略コ字状の領域であっ
て、ソース領域の斜線部13aを介してアルミ配線層16と
接続する。 Ｐウェル領域11の図中下半分は、本実施例の静電保護
回路において、大きな占有面積を有している。これは、
ウェル領域11によって寄生抵抗の抵抗値を得るためであ
り、寄生抵抗の接地側の端部は、第３図に示すように、
高濃度の不純物が導入されたP+不純物領域17を介してア
ルミ配線層16と接続する。 第４図は、第２図および第３図に示した不純物領域上
に形成される配線層のレイアウトである。この第４図に
おいて、大きな略方形上の領域がパッド部25であり、例
えばボンディングされて外部の入力ピンと接続する。こ
のパッド部25は配線23を介してソース取り出し電極であ
るアルミ配線層15と接続し、また、配線23の一部に接続
される細い配線（例えば多結晶シリコン）24を介して内
部回路と接続する。上記アルミ配線層15を囲むように略
横Ｕ字状の配線12が形成され、これはNMOSトランジスタ
のゲート電極として機能する。ゲート電極として機能す
る配線12の外側には、上記ソース領域13と接続するアル
ミ配線層16が形成されており、このアルミ配線層16は、
ウェル領域11の図中下半分を絶縁層20を介して被覆し、
P+型の不純物領域17の上で該P+型の不純物領域17と接続
（第３図参照）し、ゲート電極を接地させるための延在
部21とも接続する。このアルミ配線層16は、さらにガー
ドリング領域18上の配線27を介して接地線26と接続す
る。また、上記ウェル領域11を囲んで形成されたガード
リング領域18上にはアルミ配線層19が形成されている
が、このアルミ配線層19は電源線22と接続し、ガードリ
ング領域18には電源電圧Vddが供給されることになる。
なお、上述の各配線層は、第２図に斜線で示した部分で
それぞれ接続している。 以上のようなレイアウトを有する本実施例の静電保護
回路は、寄生抵抗の取り出しのためのP+型の不純物領域
17が、NMOSトランジスタのゲート電極である配線12の下
部のチャンネル領域とは離れて設けられている。このた
め、略横Ｕ字状の配線12の下部のチャンネル領域のドレ
イン側で生じた電流によって、ウェル領域11の体積に応
じた寄生抵抗を用いて電位差が生ずることになる。そし
て、その電位差が上述のオン動作電圧をこえたところ
で、上記寄生バイポーラトランジスタがオン動作し、電
流を当該寄生バイポーラトランジスタのコレクタからエ
ミッタへ流すことができる。すなわち、ドレイン領域14
からソース領域13に電流が流れアルミ配線層16を介して
接地線26へ電流が流れて行くことになる。 また、本実施例の静電保護回路には、ガートリング領
域18がウェル領域11を囲む形状に形成されており、ラッ
チアップの耐性の向上がなされているが、特に本実施例
の静電保護回路は、形式上、NMOSトランジスタのみで形
成されており、単極性である。このため、さらにラッチ
アップの耐性が向上する。 次に、本実施例の静電保護回路に関するデータの一例
について説明する。 従来の静電保護回路においては、NMOSトランジスタで
回路を構成し、例えばチャンネル幅Ｗが300μｍである
ときに、国内規格で120V,MIL規格で800V程度のデータが
得られていた。なお、MIL規格の測定回路は、第８図に
示す電流パルス型の回路であって、測定用IC84がスイッ
チ83に接続され、1.5kΩの抵抗85と100pFの容量の放電
によって電荷が測定用IC84に送られる。また、国内規格
の測定回路は、第９図に示す電圧パルス型の回路であっ
て、200pFの容量96からの電荷がスイッチ93を介して測
定用IC94に直接送られる。 しかしながら、本実施例の静電保護回路では、上述の
ような寄生ラテラルバイポーラトランジスタの動作によ
って、チャンネル幅Ｗが300μｍにおいて、国内規格で4
00V以上、MIL規格で4000V以上のデータが得られてお
り、大幅に耐圧が向上することが分る。また、これは従
来チャンネル幅Ｗが1000μｍ以上必要とされていたもの
を300μｍ以下に短縮できるものであり、占有面積の縮
小化に寄与することになる。 なお、上述の実施例においては、NMOSトランジスタの
みを用いた静電保護回路を説明したが、PMOSトランジス
タを用いこともでき、同様に耐圧向上等を図ることがで
きる。 H.発明の効果 本発明に係るメモリ装置における静電保護回路は、寄
生ラテラルバイポーラトランジスタの動作によって、電
流性パルスや電圧性パルスに拘わらず過大入力電圧に対
して有効に内部回路を保護することができる。また、そ
の回路構成は、単極性であり、ロールコール回路を有す
る装置に用いることができ、ラッチアップ耐性も向上す
る。
【図面の簡単な説明】
第１図は本発明に係るメモリ装置における静電保護回路
の一例の回路図、第２図はその不純物領域およびコンタ
クトのレイアウト、第３図は第２図のII−II線断面図、
第４図は上記静電保護回路の一例の配線層のレイアウト
である。第５図は従来例の回路図、第６図はロールコー
ル回路を説明するための回路図、第７図は一般的なMOS
トランジスタのブレークダウン特性を示す特性図、第８
図はMIL規格の測定回路の回路図、第９図は国内規格の
測定回路の回路図である。 １……NMOSトランジスタ 1s……ソース 1d……ドレイン 1g……ゲート ２……入力端子 ３……内部回路 ４……寄生抵抗 ５……寄生バイポーラトランジスタ 5c……コレクタ 5b……ベース 5e……エミッタ
の一例の回路図、第２図はその不純物領域およびコンタ
クトのレイアウト、第３図は第２図のII−II線断面図、
第４図は上記静電保護回路の一例の配線層のレイアウト
である。第５図は従来例の回路図、第６図はロールコー
ル回路を説明するための回路図、第７図は一般的なMOS
トランジスタのブレークダウン特性を示す特性図、第８
図はMIL規格の測定回路の回路図、第９図は国内規格の
測定回路の回路図である。 １……NMOSトランジスタ 1s……ソース 1d……ドレイン 1g……ゲート ２……入力端子 ３……内部回路 ４……寄生抵抗 ５……寄生バイポーラトランジスタ 5c……コレクタ 5b……ベース 5e……エミッタ
Claims (1)
- (57)【特許請求の範囲】 １．入力端子に少なくともロールコール回路が接続さ
れ、上記入力端子にドレインが接続しソースおよびゲー
トに所定電圧が供給される電界効果型トランジスタを具
備し、該電界効果型トランジスタと並列接続される寄生
ラテラルバイポーラトランジスタと、上記電界効果型ト
ランジスタのチャンネルを形成する不純物領域により寄
生抵抗とが形成され、上記所定電圧の反対極性の過大入
力電圧に対し、上記寄生抵抗は上記寄生ラテラルバイポ
ーラトランジスタのコレクタ−ベース間のリーク電流に
よって、上記寄生ラテラルバイポーラトランジスタを動
作ならしめる電位差を生じさせる抵抗値を有する静電保
護回路を具備するメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125567A JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
| KR1019880006033A KR970004452B1 (ko) | 1987-05-22 | 1988-05-21 | 정전보호회로 |
| EP88304640A EP0292327A3 (en) | 1987-05-22 | 1988-05-23 | Electrostatic breakdown protection circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125567A JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289962A JPS63289962A (ja) | 1988-11-28 |
| JP2679046B2 true JP2679046B2 (ja) | 1997-11-19 |
Family
ID=14913387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125567A Expired - Fee Related JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0292327A3 (ja) |
| JP (1) | JP2679046B2 (ja) |
| KR (1) | KR970004452B1 (ja) |
Families Citing this family (9)
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| US5036215A (en) * | 1990-01-29 | 1991-07-30 | International Business Machines Corporation | Pass gate multiplexer receiver circuit |
| US5276582A (en) * | 1992-08-12 | 1994-01-04 | National Semiconductor Corporation | ESD protection using npn bipolar transistor |
| US5291051A (en) * | 1992-09-11 | 1994-03-01 | National Semiconductor Corporation | ESD protection for inputs requiring operation beyond supply voltages |
| FR2716294B1 (fr) | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| KR100203054B1 (ko) * | 1995-12-02 | 1999-06-15 | 윤종용 | 개선된 정전기 방전 능력을 갖는 집적 회로 |
| JP2953416B2 (ja) * | 1996-12-27 | 1999-09-27 | 日本電気株式会社 | 半導体装置 |
| JP3033548B2 (ja) | 1997-11-12 | 2000-04-17 | 日本電気株式会社 | 半導体装置、静電保護素子及び絶縁破壊防止方法 |
| GB2336241B (en) * | 1998-01-15 | 2000-06-14 | United Microelectronics Corp | Substrate-triggering electrostatic dicharge protection circuit for deep-submicron integrated circuits |
Family Cites Families (5)
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| NL8100347A (nl) * | 1981-01-26 | 1982-08-16 | Philips Nv | Halfgeleiderinrichting met een beveiligingsinrichting. |
| JPS60207383A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 半導体装置 |
| JP2500802B2 (ja) * | 1985-08-09 | 1996-05-29 | 株式会社 日立製作所 | 半導体装置 |
| JPS6269662A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
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1987
- 1987-05-22 JP JP62125567A patent/JP2679046B2/ja not_active Expired - Fee Related
-
1988
- 1988-05-21 KR KR1019880006033A patent/KR970004452B1/ko not_active IP Right Cessation
- 1988-05-23 EP EP88304640A patent/EP0292327A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0292327A3 (en) | 1990-06-13 |
| JPS63289962A (ja) | 1988-11-28 |
| KR880014675A (ko) | 1988-12-24 |
| EP0292327A2 (en) | 1988-11-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |