JPS6269662A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPS6269662A JPS6269662A JP21043385A JP21043385A JPS6269662A JP S6269662 A JPS6269662 A JP S6269662A JP 21043385 A JP21043385 A JP 21043385A JP 21043385 A JP21043385 A JP 21043385A JP S6269662 A JPS6269662 A JP S6269662A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路をサージ電圧等の過大電圧
から保護するだめの保護回路に係わるもので、特に高集
積化された半導体集積回路の保護回路に関する。
から保護するだめの保護回路に係わるもので、特に高集
積化された半導体集積回路の保護回路に関する。
一般に、半導体集積回路の各端子には５例えば第４図に
示すような保護回路が設けられておシ、サージ電圧等に
よる内部回路の静電破壊を防止している。すなわち、端
子に相当する入力パッド１１と内部回路１２との間には
、入力保護抵抗Ｒが設けられ、この保−抵抗Ｒの内部回
路１２側ノードＮと接地点間には、保−ダイオードＤが
設けられる。そして、上記パッド１１にサージ電圧等の
過大電圧が印加されると保護ダイオードＤがブレークダ
ウンを生じ、過大電圧により発生した電荷を入力保護抵
抗Ｒおよび保諌ダイオードＤを介して接地点に導くこと
によシ、内部回路１２における入力段Ｍ Ｏ８）ランジ
スタ１３のゲート保護を行なうようになっている。
示すような保護回路が設けられておシ、サージ電圧等に
よる内部回路の静電破壊を防止している。すなわち、端
子に相当する入力パッド１１と内部回路１２との間には
、入力保護抵抗Ｒが設けられ、この保−抵抗Ｒの内部回
路１２側ノードＮと接地点間には、保−ダイオードＤが
設けられる。そして、上記パッド１１にサージ電圧等の
過大電圧が印加されると保護ダイオードＤがブレークダ
ウンを生じ、過大電圧により発生した電荷を入力保護抵
抗Ｒおよび保諌ダイオードＤを介して接地点に導くこと
によシ、内部回路１２における入力段Ｍ Ｏ８）ランジ
スタ１３のゲート保護を行なうようになっている。
第５図は、上記第４図に示した入力保護回路にサージ電
圧を印加し゛て静電破壊試験を行なう際の等価回路を示
している。電圧ｖ、ｕｔに充電された容量Ｃｅｕｔのキ
ャパシタ１５から外部抵抗１６およびスイッチ１１をそ
れぞれ介して、サージとしての電荷がＩＣＱＣ０バカパ
ッド１１ぎ込まれる。入力パッド１ノに注ぎ込まれた電
荷は、入力保護抵抗Ｈによって吸収されるとともに、保
護ダイオードＤ（等価回路上では抵抗Ｒ，）を介して接
地点に導びかれる。今、入力保護抵抗Ｒにおける保護ダ
イオードＤ側の電位をｖＧｌこの保護ダイオードＤのブ
レークダウン電圧をｖｎ とすると、保護ダイオード
Ｄは。
圧を印加し゛て静電破壊試験を行なう際の等価回路を示
している。電圧ｖ、ｕｔに充電された容量Ｃｅｕｔのキ
ャパシタ１５から外部抵抗１６およびスイッチ１１をそ
れぞれ介して、サージとしての電荷がＩＣＱＣ０バカパ
ッド１１ぎ込まれる。入力パッド１ノに注ぎ込まれた電
荷は、入力保護抵抗Ｈによって吸収されるとともに、保
護ダイオードＤ（等価回路上では抵抗Ｒ，）を介して接
地点に導びかれる。今、入力保護抵抗Ｒにおける保護ダ
イオードＤ側の電位をｖＧｌこの保護ダイオードＤのブ
レークダウン電圧をｖｎ とすると、保護ダイオード
Ｄは。
時抵抗値がＱとなる電流特性を示す。
ところで、静電破壊のモードは、大きくわけ次の３つの
グループに分けられる。
グループに分けられる。
（１）入力保護抵抗Ｒの入力パッド１１側が破壊する（
破壊耐圧ＶＢＡ ）。入力保護抵抗Ｒがポリシリコン抵
抗の場合は、ポリシリコン抵抗とシリコン基板との間で
の絶縁破壊。入力保護抵抗Ｒが拡散層の場合は、拡散層
の破壊。
破壊耐圧ＶＢＡ ）。入力保護抵抗Ｒがポリシリコン抵
抗の場合は、ポリシリコン抵抗とシリコン基板との間で
の絶縁破壊。入力保護抵抗Ｒが拡散層の場合は、拡散層
の破壊。
（２）入力段ＭＯＳ）ランジスタ１３のゲート破壊ある
いは保護ダイオードＤの拡散層の破壊（破壊耐圧ＶＢｎ
）。
いは保護ダイオードＤの拡散層の破壊（破壊耐圧ＶＢｎ
）。
（３）入力保護回路を大電流が流れることにょシ発熱し
てポリシリコン抵抗（入力保１抵抗Ｒ）が溶断する。
てポリシリコン抵抗（入力保１抵抗Ｒ）が溶断する。
一般に、靜ｉｄ破壊試験では、上記キャパシタ１５の容
量Ｃ，ｕｔが２００ ｐＨ’、外部抵抗１６の抵抗値Ｒ
０ｕｔが０Ωの時、±２５０Ｖ２５０Ｖ圧。
量Ｃ，ｕｔが２００ ｐＨ’、外部抵抗１６の抵抗値Ｒ
０ｕｔが０Ωの時、±２５０Ｖ２５０Ｖ圧。
また、Ｃｏｕｔ＝１００ｐＦ、■もｏｕｔ ： １．５
にΩの特上１０００Ｖ以上の耐圧であれば問題は無いと
言われているので、この２つのケースをシェミレーシ曹
ンしてみる。なお、ここではＮ５２ ’Ｊｊ ｆｒ：簡
単にするために、内部容置ＣＧ はキャパシタ１５の容
量Ｃ０ｕｔに比べて充分に小さく、入方保−回路の各部
に加えられる電圧ｒ１抵抗分割で次゛まる電圧まで上昇
するものとする。また、プラス側のサージについてのみ
考える。
にΩの特上１０００Ｖ以上の耐圧であれば問題は無いと
言われているので、この２つのケースをシェミレーシ曹
ンしてみる。なお、ここではＮ５２ ’Ｊｊ ｆｒ：簡
単にするために、内部容置ＣＧ はキャパシタ１５の容
量Ｃ０ｕｔに比べて充分に小さく、入方保−回路の各部
に加えられる電圧ｒ１抵抗分割で次゛まる電圧まで上昇
するものとする。また、プラス側のサージについてのみ
考える。
まず、 Ｃｏｕｔ ＝ ２００ｐＦ、 Ｒｏｕｊ ：
０Ωの時、入力保護抵抗（抵抗値をｌ’ｔｒＮとする）
Ｒの一端（入力パッド１））側の電圧ＶＩＮはＶｏｕｔ
まで上昇する。ま′ｆｃ１人力保＠抵抗１ｔの他端側の
電圧ＶＧは「−九り−（Ｖｏｕｔ −ＶＢ ） ＋Ｖｎ
Ｊまで上昇すｎｌＮ ＋Ｒｐ る。
０Ωの時、入力保護抵抗（抵抗値をｌ’ｔｒＮとする）
Ｒの一端（入力パッド１））側の電圧ＶＩＮはＶｏｕｔ
まで上昇する。ま′ｆｃ１人力保＠抵抗１ｔの他端側の
電圧ＶＧは「−九り−（Ｖｏｕｔ −ＶＢ ） ＋Ｖｎ
Ｊまで上昇すｎｌＮ ＋Ｒｐ る。
一方、 Ｃｏｕｔ” １００ ｐＦ 、 Ｒ０ｕｔ＝
１．５ ｋΩ の時は。
１．５ ｋΩ の時は。
まで上昇する。
ここで、静電破壊耐圧について考えると５例ＩＬ Ｉｆ
ＶＢ −２０Ｖ 、 Ｖｎｎ −５０Ｖ 、 Ｒｐ
＝ ５０ Ω、 ＶＢＡ ＝４００Ｖ （入力抵抗ポ
リシリコン）およびＣ６ｕｉ ＝ ２００９ ” ｔ
Ｒｏｕｔ ＝ ０Ωで２５０Ｖ以上の静電破壊耐圧を得
るためには。
ＶＢ −２０Ｖ 、 Ｖｎｎ −５０Ｖ 、 Ｒｐ
＝ ５０ Ω、 ＶＢＡ ＝４００Ｖ （入力抵抗ポ
リシリコン）およびＣ６ｕｉ ＝ ２００９ ” ｔ
Ｒｏｕｔ ＝ ０Ωで２５０Ｖ以上の静電破壊耐圧を得
るためには。
ＶＧ＝−１虹−（２５０Ｖ−２０Ｖ）＋２０Ｖ＜５０Ｖ
１１４Ｎ ＋ ５０ であるので「ＲＩＮ＞３３３Ω」となる。
１１４Ｎ ＋ ５０ であるので「ＲＩＮ＞３３３Ω」となる。
一方、Ｃ６ｕｔｃ＝ １００ ｐＦ ＊ Ｒｏｕｔ＝
１．５ ｋΩで１００ＯＶ以上の静電破壊耐圧を得るた
めには。
１．５ ｋΩで１００ＯＶ以上の静電破壊耐圧を得るた
めには。
であるので、ＶｌＮよＪ）「Ｒ□、＜９００ΩＪＩＶＧ
よシｒＲＩＮ＞８３Ω」となる。
よシｒＲＩＮ＞８３Ω」となる。
′ 従って、上記２つの静電破壊耐圧条件を満足する入
力保護抵抗の抵抗値は、６７ｏΩ〜９００Ωとなる。
力保護抵抗の抵抗値は、６７ｏΩ〜９００Ωとなる。
ところで、近年、 ＬＳＩの微細化が進んでおル。
必然的にゲート酸化膜厚が薄くなり、拡散層の深さも浅
くなっている。このため、入力段ＭＯＳトランジスタ１
３のゲート破壊及び保蝕ダイオードＤのｐｌＬ 接合
の破壊耐圧が低下している。
くなっている。このため、入力段ＭＯＳトランジスタ１
３のゲート破壊及び保蝕ダイオードＤのｐｌＬ 接合
の破壊耐圧が低下している。
例ＬハＶＢＢ＝３５Ｖ （ゲート酸化膜厚Ｌ ６ｘ−３
５Ｑ〜４ｏｏ１．拡散の深さｘｊ＝ｏ、２５μｍ）とし
、他のパラメータは上述した場合と同様であるとすると
ｓ Ｃｏｕｔ ＝２００ ＰＦ ｅ Ｒｏｕｔ”０Ωで
２５０Ｖ以上の静電破壊耐圧を得るためには。
５Ｑ〜４ｏｏ１．拡散の深さｘｊ＝ｏ、２５μｍ）とし
、他のパラメータは上述した場合と同様であるとすると
ｓ Ｃｏｕｔ ＝２００ ＰＦ ｅ Ｒｏｕｔ”０Ωで
２５０Ｖ以上の静電破壊耐圧を得るためには。
ｖ０″Ｂ、、、＋ ５０（２５０Ｖ−２０Ｖ）＋２０Ｖ
＜３５Ｖであるのでｂ ｒＲｒＮ＞ｙｔ７Ω」となる
。
＜３５Ｖであるのでｂ ｒＲｒＮ＞ｙｔ７Ω」となる
。
一方、 Ｃ＠ｕｔＷ１００ｐＦ、Ｒｏｕｉｔ：ｚｌ、５
にΩテ１０００Ｖ以上の静電破１ｓ耐圧を得るためには
。
にΩテ１０００Ｖ以上の静電破１ｓ耐圧を得るためには
。
で’） ’） 、ＶＩＮから「ＲＩＮ＜９００Ω」、Ｖ
ｃカら「ＲＩＮ〉１７２０Ω」とな夛１両方の条件を満
足できる値がない。
ｃカら「ＲＩＮ〉１７２０Ω」とな夛１両方の条件を満
足できる値がない。
上述したように、微細化が進むことによシゲート酸化膜
や拡散層の破壊電圧の低下が避けられず、その対策が望
まれている。
や拡散層の破壊電圧の低下が避けられず、その対策が望
まれている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、微細化された半導体集積回路
であっても充分な保護が行なえる半導体集積回路の保護
回路を提供することである。
その目的とするところは、微細化された半導体集積回路
であっても充分な保護が行なえる半導体集積回路の保護
回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、＃起請４図における保欣ダイオードＤに代えて
ゲートを接地点に接続した保［１１Ｍ０８）ランジスタ
を設け、この保Ｉ！ＭＯ１９トランジスタのドレイン領
域、半導体基板およびソース領域に寄生的に形成される
バイポーラトランジスタの動作を利用して内部回路を保
噛するようにしている。
ために、＃起請４図における保欣ダイオードＤに代えて
ゲートを接地点に接続した保［１１Ｍ０８）ランジスタ
を設け、この保Ｉ！ＭＯ１９トランジスタのドレイン領
域、半導体基板およびソース領域に寄生的に形成される
バイポーラトランジスタの動作を利用して内部回路を保
噛するようにしている。
以下、この発明の一実施例について図面を―照して説明
する。ｍ１図における入力パッド１１と内部回路１２と
の間には、入力保護抵抗Ｒが設けられ、この保−抵抗Ｒ
の内部回路１２側ノードＮと接地点間には、保１１Ｍ０
８）９ンジスタＱが設けられる。上記保護ＭＯＳト５ン
ジスタＱのゲートおよびバックゲートはそれぞれ接地点
に接続され、この保１ｆｉ ＩＶ１０８ トランジスタ
Ｑに寄生的に形成されるバイポーラトランジスタＱＢの
動作を利用して内部回路を保護するよりにして成る。
する。ｍ１図における入力パッド１１と内部回路１２と
の間には、入力保護抵抗Ｒが設けられ、この保−抵抗Ｒ
の内部回路１２側ノードＮと接地点間には、保１１Ｍ０
８）９ンジスタＱが設けられる。上記保護ＭＯＳト５ン
ジスタＱのゲートおよびバックゲートはそれぞれ接地点
に接続され、この保１ｆｉ ＩＶ１０８ トランジスタ
Ｑに寄生的に形成されるバイポーラトランジスタＱＢの
動作を利用して内部回路を保護するよりにして成る。
第２図は、上記保護ＭＯＳ）ランジスタＱの構成例を示
している。Ｐ形の半導体基板１Ｂの表面領域には、ｎ形
のドレイン領域１９およびソース領域２０が所定間隔に
離間して形成される。
している。Ｐ形の半導体基板１Ｂの表面領域には、ｎ形
のドレイン領域１９およびソース領域２０が所定間隔に
離間して形成される。
上記ドレイン領域１９．ソース領域２０間のチャネル領
域２１上にはゲート酸化膜２２が形成され、この酸化膜
２２上にはゲート電極２３が形成される。そして、上記
ドレイン領域１９には上記ノードＮが接続され、上記半
導体基板１８ｈソース領域ＪＯおよびゲート電極２３に
はそれぞれ接地点が接続される。ここで、上記ドレイン
領域１９．半導体基板１８（チャネル領域ｘｉ）＞よび
ソース領域２０によって寄生のバイポーラトランジスタ
ＱＢが形成される。
域２１上にはゲート酸化膜２２が形成され、この酸化膜
２２上にはゲート電極２３が形成される。そして、上記
ドレイン領域１９には上記ノードＮが接続され、上記半
導体基板１８ｈソース領域ＪＯおよびゲート電極２３に
はそれぞれ接地点が接続される。ここで、上記ドレイン
領域１９．半導体基板１８（チャネル領域ｘｉ）＞よび
ソース領域２０によって寄生のバイポーラトランジスタ
ＱＢが形成される。
上記のような構成において、寄生バイポーラトランジス
タＱ、 Ｂのコレクタ、ベース間にサージ電圧等の過大
電圧（コレクタ、ベース間のブレークダウン電圧■Ｂ１
例えば１５Ｖ以上の電圧）が印加されると、コレクタ、
ベース間がブレークダウンを生じ、この時のブレークダ
ウン電流がトリガとなって寄生バイポーラトランジスタ
ＱＢがオンする。これは、バイポーラトランジスタＱＢ
のベースに寄生する抵抗几Ｂ（基板抵抗）にブレークダ
ウン電流が供給されることによシ、ベース電位が上昇す
るためである。上記寄生バイポーラトランジスタＱＢの
電圧−電流特性＃′ｉ％第３図に示すようにスナップバ
ック特性を示す。これによって、 ’＃質的なブレーク
ダウン電圧ｖＢをＶｃまで下けることができ、抵抗Ｒｐ
ヲＲｃに下けることができる。上記ブレークダウン電
圧のｖＢからＶｃへの低下量は、バイポーラトランジス
タＱＢのベース長によって決定され、抵抗ｋｌｒｉコレ
クタ面積およびベース長のパラメータによって決定され
る。
タＱ、 Ｂのコレクタ、ベース間にサージ電圧等の過大
電圧（コレクタ、ベース間のブレークダウン電圧■Ｂ１
例えば１５Ｖ以上の電圧）が印加されると、コレクタ、
ベース間がブレークダウンを生じ、この時のブレークダ
ウン電流がトリガとなって寄生バイポーラトランジスタ
ＱＢがオンする。これは、バイポーラトランジスタＱＢ
のベースに寄生する抵抗几Ｂ（基板抵抗）にブレークダ
ウン電流が供給されることによシ、ベース電位が上昇す
るためである。上記寄生バイポーラトランジスタＱＢの
電圧−電流特性＃′ｉ％第３図に示すようにスナップバ
ック特性を示す。これによって、 ’＃質的なブレーク
ダウン電圧ｖＢをＶｃまで下けることができ、抵抗Ｒｐ
ヲＲｃに下けることができる。上記ブレークダウン電
圧のｖＢからＶｃへの低下量は、バイポーラトランジス
タＱＢのベース長によって決定され、抵抗ｋｌｒｉコレ
クタ面積およびベース長のパラメータによって決定され
る。
上記抵抗Ｒｃは、ダイオードに比べてパターン面積の増
大なしに小さくすることができる。
大なしに小さくすることができる。
従って、ブレークダウン電圧Ｖｎおよび抵抗Ｒｐ ｔ−
実質的に低下できるので、静電破壊耐蓋を向上できる。
実質的に低下できるので、静電破壊耐蓋を向上できる。
なお、寄生バイポーラトランジスタＱＢをオンさせるた
めのトリガ電ｂ「は非常に小さいので、スナップバック
現象が起こる前のダイオード特性は無視できる。
めのトリガ電ｂ「は非常に小さいので、スナップバック
現象が起こる前のダイオード特性は無視できる。
以上説明したようにこの発明によれ汀、微細化された半
導体集積回路であっても充分な保護が行なえる半導体集
積回路の保睦回路が得られる。
導体集積回路であっても充分な保護が行なえる半導体集
積回路の保睦回路が得られる。
第１図はこの発明の一実施例に係わる半導体集積回路の
保護回路を示す図、第２図は上記第１図における保護Ｍ
ＯＳ）ｙンジスタの断面構成図、第３図はバイポーラト
ランジスタのスナップバック特性について説明するため
の図、第４図は従来の半導体集積回路の保映回路を示す
図。 第５図は上記第４図の回路に対して静電破壊試験を行な
う際の等価回路図である。 １８・・・半導体基板、１９・・・ドレイン領域。 ２０・・・ソース領域、２１・・・チャネル領域、２２
・・・ゲート酸化膜、２３・・・ゲート電極、ＱＢ・・
寄生バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 窮５図
保護回路を示す図、第２図は上記第１図における保護Ｍ
ＯＳ）ｙンジスタの断面構成図、第３図はバイポーラト
ランジスタのスナップバック特性について説明するため
の図、第４図は従来の半導体集積回路の保映回路を示す
図。 第５図は上記第４図の回路に対して静電破壊試験を行な
う際の等価回路図である。 １８・・・半導体基板、１９・・・ドレイン領域。 ２０・・・ソース領域、２１・・・チャネル領域、２２
・・・ゲート酸化膜、２３・・・ゲート電極、ＱＢ・・
寄生バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 窮５図
Claims (1)
- 半導体集積回路を外部から印加された過大電圧から保護
する保護回路において、保護ＭＯＳトランジスタのドレ
イン領域、半導体基板およびソース領域によって形成さ
れる寄生バイポーラトランジスタの動作によって保護を
行なうことを特徴とする半導体集積回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043385A JPS6269662A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043385A JPS6269662A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269662A true JPS6269662A (ja) | 1987-03-30 |
Family
ID=16589240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21043385A Pending JPS6269662A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289962A (ja) * | 1987-05-22 | 1988-11-28 | Sony Corp | メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814573A (ja) * | 1981-07-17 | 1983-01-27 | Toshiba Corp | 半導体装置 |
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
-
1985
- 1985-09-24 JP JP21043385A patent/JPS6269662A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814573A (ja) * | 1981-07-17 | 1983-01-27 | Toshiba Corp | 半導体装置 |
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289962A (ja) * | 1987-05-22 | 1988-11-28 | Sony Corp | メモリ装置 |
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