JP2942927B2 - 入力保護回路 - Google Patents
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Description
tro Static Discharge:以下、ESD と称する)の入力保
護回路に係るもので、より詳しくは、流入した静電気を
効率的に放電し得る入力保護回路に関するものである。
示したように、各パッド毎に、パッド1と内部回路3と
の間にバイポーラトランジスタ2が接続されて構成され
ていた。バイポーラトランジスタ2のベースは基板電圧
(VBB) 端子に、エミッタは接地電圧(VSS) 端子に、コレ
クタはパッド1及び内部回路3の双方に、それぞれ接続
されている。
示す。図5に示すように、バイポーラトランジスタ2
は、半導体基板内に形成されたPウェル4と、半導体基
板の表面に形成されたフィールド酸化膜5と、Pウェル
4内に形成され、コレクタを形成しているN+ 領域6a
と、Pウェル4内に形成され、エミッタを形成している
N+ 領域6bとからなっている。
護回路の動作を説明する。各パッド1を経て静電気が入
力すると、N+ 領域6a,6bとPウェル4との間にお
いて降伏(Break down)が起こり、Pウェル4の電位が
上昇する。このため、Pウェル4と接地電圧VSS (N+
領域6b)との間のバイポーラ動作により静電気が放電
されるようになっていた。
力保護回路においては、各パッド毎に別途の入力保護回
路が設けられているため、静電気が注入されるときに、
静電気の放電パスが極めて小さいものとなっていた。こ
のため、大きい静電気が入力されると、放電パスの容量
を超えることがあり、静電気の放電が適切に行われない
という不都合な点があった。
小にかかわらず、入力された静電気を適切に放電し得る
入力保護回路を提供しようとするものである。
め、本発明の請求項1に記載の入力保護回路は、半導体
基板内のPウェル上に形成された複数のパッド(PAD1〜
PAD5)と、隣接したパッド(PAD1〜PAD5)間に形成され
る第1放電パスと、各パッド(PAD1〜PAD5)と接地電圧
(VSS) との間に形成される第2放電パスとを有し、前記
複数のパッド(PAD1〜PAD5)は、前記Pウェル内に形成
されたN+ 領域と接続され、該N+ 領域の内部には該N
+ 領域よりも深い深さを有するN+ ウェルが形成されて
いる構成とした。
は、入力された静電気は第1放電パス及び第2放電パス
を通って接地電圧に放電される。即ち、請求項1に係る
入力保護回路においては、隣接する各パッドを相互に連
結して多段階の放電ループを形成する。このため、静電
気に対する耐圧が向上し、多量の静電気であっても、支
障なく放電することができる。
おいて相互に連結された第1放電パス及び第2放電パス
を通って多段階にわたって放電されるため、結果的に、
静電気を低減させることができる。また、前記複数のパ
ッド(PAD1〜PAD5)は、前記Pウェル内に形成されたN
+ 領域と接続される。このN+ 領域の内部には、該N+
領域よりも深い深さを有するN+ ウェルが形成されてお
り、接合抵抗を低減することができるようになってい
る。
2放電パスは、前記Pウェルと接地電極間に形成された
ダイオードから形成することができる。パッドから供給
された静電荷はこの該ダイオードを経て放電される。請
求項3に記載されているように、各ダイオードは、例え
ば、前記Pウェル内に形成されたP+ 領域及びN+ 領域
に形成され、前記N+ 領域に接地電極が接続するように
形成することができる。
に、前記各ダイオードは、第1N+ 領域と平行に形成さ
れ、接地電極が接続された第2N+ 領域と、前記Pウェ
ルとの間に形成することができる。
図1〜図3を用いて説明する。図1は本実施形態に係る
入力保護回路の回路図であり、図2は同入力保護回路の
平面図であり、図3は図2のA−B矢視断面図である。
本実施形態に係る入力保護回路においては、図1に示し
たように、隣接するパッドPAD1〜PAD5の間にそ
れぞれバイポーラトランジスタB1〜B4が接続され、
それらバイポーラトランジスタB1〜B4のベースは基
板電圧(VBB) ライン14及びダイオードD1を経て接地
電圧(VSS) 端子に接続されている。バイポーラトランジ
スタB1〜B4が第1放電パスを形成している。
トランジスタB1〜B4のベース間には、ダイオードD
2が並列に連結されている。更に、それらパッドPAD
1〜PAD5とバイポーラトランジスタB1〜B4のベ
ース間には、抵抗R及びダイオードD3の直列回路が前
記ダイオードD2に並列に接続されている。ダイオード
D1,D3が第2放電パスを形成している。抵抗Rとダ
イオードD3との接続点には内部回路3が接続されてい
る。前記第2放電パスは、初期バイポーラトランジスタ
がターンオンされる前に流入される電荷の一部が抵抗
R、ダイオードD3及びダイオードD1 を介して接地電
圧(VSS) 端子に放電されるパスを意味する。尚、ダイオ
ードD2は、バイポーラトランジスタのPN接合により
自然に形成されるものである。
PAD1とパッドPAD2との間に形成され、抵抗Rと
して作用するN+ 領域10は、メタルオプション(Meta
l Option)処理を行って、抵抗値の再調整を可能にして
いる。更に、接合容量(Junction Capacitance)を減少
させるため、Nウェル11をN+ 領域10の内部におい
てN+ 領域10よりも深く形成した。
成し、N+ 領域10からPウェル13に流入される電荷
が、容易にP+ 領域12を経て基板電圧VBB ライン14
に伝達されるようになっている。このとき、総接合容量
は、従来技術(静電容量は3〜4pf)に比べて1/3程
度減少した値である2pf未満になるように構成する。図
3に示すように、各バイポーラトランジスタB1〜B4
は、Pウェル13内に形成されたP+ 領域12に接続さ
れる基板電圧(VBB) ライン14に接続する部分をベース
電極とし、隣接する各パッドPAD1,PAD2をそれ
ぞれコレクタ電極及びエミッタ電極として構成される。
1〜PAD5には突出部15,16が相互に平行に形成
されている。各バイポーラトランジスタB1〜B4のコ
レクタ電極及びエミッタ電極は、各パッドPAD1〜P
AD5の突出部15,16と直交する基板電圧(VBB) ラ
イン14及び絶縁層5(図3参照)を介して形成されて
いる。尚、図中、B5,B6は、バイポーラトランジス
タを示す。
の動作を説明する。先ず、N+ 領域10を経てパッドP
AD1に静電気が流入すると、N+ 領域10とPウェル
13との間の降伏により、電荷がPウェル13側に流入
される。Pウェル13に流入された電荷は、P+ 領域1
2を経て基板電圧VBB ライン14に放電され、且つ、隣
接するN+ 領域10との間でバイポーラ動作が行われ、
静電気はパッドPAD2に流入される。このとき、P+
領域12を経て基板電圧VBBライン14に放電された電
荷は、基板電圧VBB と接地電圧VSS との接合により、接
地電圧VSS に放電される。
ドPAD1と同様な過程により、一部は基板電圧VBB ラ
イン14に放電され、一部は隣接したパッドPAD3と
の間でバイポーラ動作を行ってパッドPAD3に放電さ
れる。以上の動作を隣接するパッドPAD1〜PAD5
の間で繰り返すことにより、動作を終了するようになっ
ている。
電圧VSS を最終放電パスとして形成したが、電源電圧
(図示せず)ラインを最終放電パスとして形成すること
もできる。更に、接地電圧VSS に放電された静電気が、
放電を容易に行うため、接地電圧VSS ラインと電源電圧
ラインを接続する放電パスを用いることもできる。
護回路においては、各パッドを相互連結して多段階の放
電ループを形成するため、静電気に対する耐圧を向上し
得るという効果がある。又、流入した静電気は、複数の
パッド間に相互連結されたバイポーラトランジスタを経
て多段階に放電され、更に、基板電圧VBB ラインを経て
放電されるため、静電気を低減し得るという効果があ
る。
しているため、接合キャパシタンスを低減し得るという
効果がある。
図である。
ある。
Claims (4)
- 【請求項1】半導体基板内のPウェル上に形成された複
数のパッド(PAD1〜PAD5)と、 隣接したパッド(PAD1〜PAD5)間に形成される第1放電
パスと、 各パッド(PAD1〜PAD5)と接地電圧(VSS) との間に形成
される第2放電パスと、 を有し、 前記複数のパッド(PAD1〜PAD5)は、前記Pウェル内に
形成されたN+ 領域と接続され、該N+ 領域の内部には
該N+ 領域よりも深い深さを有するN+ ウェルが形成さ
れている ことを特徴とする入力保護回路。 - 【請求項2】 前記第2放電パスは、前記Pウェルと接地
電極間に形成されたダイオードからなり、前記パッドか
ら供給された静電荷が前記ダイオードを経て放電するよ
うに形成されることを特徴とする請求項1記載の入力保
護回路。 - 【請求項3】 前記各ダイオードは、前記Pウェル内に形
成されたP+ 領域及びN+ 領域に形成され、前記N+ 領
域に接地電極が接続されたことを特徴とする請求項2記
載の入力保護回路。 - 【請求項4】 前記各ダイオードは、第1N+ 領域と平行
に形成され、接地電極が接続された第2N+ 領域と、前
記Pウェルとの間に形成されることを特徴とする請求項
2記載の入力保護回路。
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