KR960002094B1 - 입력보호회로를 갖춘 반도체장치 - Google Patents

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슈소 후지이
겐지 누마타
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

입력보호회로를 갖춘 반도체장치
제1도는 종래의 반도체장치의 입력보호회로부를 도시한 단면도.
제2도는 제1도에 도시된 입력보호회로부의 등가회로도.
제3도는 본 발명의 제1실시예를 도시한 단면도.
제4도는 제3도에 도시된 입력보호회로부의 패턴을 도시한 평면도.
제5도는 제3도에 도시된 입력보호회로부의 등가회로도.
제6도는 본 발명의 제2실시예를 도시한 단면도.
제7도는 본 발명의 제3실시예를 도시한 단면도.
제8도는 본 발명의 제4실시예를 도시한 단면도.
제9도는 제8도에 도시된 입력보호회로부의 등가회로도.
제10도는 본 발명의 제5실시예를 도시한 단면도.
제11도는 제10도의 요부의 패턴을 도시한 평면도.
제12도는 본 발명의 제6실시예를 도시한 단면도.
제13도는 본 발명의 제7실시예를 도시한 단면도.
제14도는 제13도의 요부의 패턴을 도시한 평면도.
제15도는 본 발명의 제8실시예를 도시한 단면도.
제16도는 본 발명의 제9실시예를 도시한 단면도.
제17도는 제16도에 도시된 회로를 사용한 반도체장치의 회로구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기생다이오드 11 : 반도체기판
12 : 제1반도체영역(n+확산층) 13,14 : 제2반도체영역(n+확산층)
15,15a,15b : 제3반도체영역(p+확산층) 17 : p웰
18 : 입력패드 19 : 기생트랜지스터
20 : 기생저항 30 : n웰
31,32,34,42 : 저항소자 60 : 주변회로
61 : 메모리셀 어레이부 62 : 제1의 전위발생회로
63 : 제2의 전위발생회로 IPC : 입력보호회로부
MC : 메모리셀
[산업상의 이용분야]
본 발명은 대규모집적회로(LSI) 등과 같은 반도체장치에 관한 것으로, 특히 입력보호회로부의 소자구조에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, LSI 등과 같은 반도체장치에서는, 그 외부단자로 우발적으로 고전압이 인가되거나 인체 등에 대전된 정전기가 외부단자에 방전되는 정전방전(Electro Static Discharge : ESD)이 발생할 때 칩내부의 소자가 파괴되어 버린다. 그 대책으로서, 통상 LSI의 내부소자를 보호하기 위해 입력보호회로가 설치되고 있다.
제1도는 종래의 LSI 예컨대 1M 비트의 다이나믹 랜덤 억세스 메모리(이하, DRAM이라 칭함)에서의 입력보호회로부의 소자구조의 일례를 도시한 것이다.
여기서, 참조부호 21은 p형 반도체기판이고, 22는 상기 p형 반도체기판(21)의 표면영역의 일부에 형성되어 외부신호가 입력되는 입력패드(25)에 접속되어 있는 n+형의 제1반도체영역(n+확산층)이며, 23 및 24는 상기 p형 기판(21)의 표면영역의 일부에 형성되어 접지전위(Vss)가 인가되는 n+형의 제2반도체영역(n+확산층)이다. 상기 입력패드(25)에는 LSI의 도시하지 않은 입력회로부가 접속되어 있다.
제2도는 제1도에 도시된 입력보호회로부의 등가회로를 도시한 것이다. 동도면에서, 참조부호 26은 입력패드(25)와 n+확산층(22)간의 저항성분이고, 27은 상기 n+확산층(22)과 상기 p형 기판(21) 및 n+확산층(23,24)에 의해 형성되는 기생바이폴라트랜지스터(npn형 트랜지스터)이다. 이 기생바이폴라트랜지스터(27)의 베이스전위는 기판(21)의 전위이고, 통상은 백게이트 바이어스전위(back gate bias potential ; VBB)가 인가되고 있다.
상기와 같이 구성된 입력보호회로부는, 입력패드(25)에 접속되어 있는 도시하지 않은 외부단자에 우발적으로 대전압이 인가되거나 정전방전이 발생할때, 이 입력패드(25)에 접속되어 있는 n+확산층(22)으로부터 근방의 n+확산층(23,24)으로 과잉전류가 흘러 LSI 내부의 회로소자 등의 파괴를 방지하고 있다.
그러나, 상기 기생바이폴라트랜지스터(27)의 베이스전위는 백게이트 바이어스전위(VBB)로 되어 있다. 이 백게이트 바이어스전위(VBB)는 반도체기판(21)내에 설치되어 있는 도시하지 않은 메모리셀 어레이부나 셀주변회로부의 트랜지스터에서 사용하고 있다. 이 때문에 정전방전에 의해 도시하지 않은 외부단자로부터 입력패드(25)로 과잉전류가 흐를 때에 반도체기판(21)으로 대량의 전류가 흘러 기판전위가 불안정해지고, 상기 메모리셀 어레이부나 셀주변회로부의 트랜지스터가 파괴될 우려가 있다.
또, 집적회로를 테스트할 때에 상기 입력패드(25)에 접속되어 있는 도시하지 않은 외부단자에는 소정의 부(負)의 전위(VIL)가 인가된다. 그러면, 상기 입력패드(25)에 접속되어 있는 n+확산층(22)으로부터 발생하는 소수캐리어가 반도체기판(21)으로 유출되어 백게이트 바이어스전위(VBB)를 불안정하게 만든다. 이 때문에, 역시 입력보호회로 이외에서 백게이트 바이어스전위(VBB)를 사용하고 있는 트랜지스터가 오동작을 일으키게 된다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 외부로부터 신호가 공급되는 입력패드로 정전방전에 의해 과잉전류가 흐르는 경우에도 기판전위를 안정하게 유지할 수 있어서 입력보호회로부 이외의 회로에서 기판전위를 사용하고 있는 트랜지스터의 파괴를 방지할 수 있고, 입력패드에 테스트용의 부(負)의 전위를 인가하는 경우에도 기판전위를 안정하게 유지할 수 있어서 입력보호회로부 이외의 회로에서 기판전위를 사용하고 있는 트랜지스터의 오동작을 방지할 수 있는 신뢰성 높은 입력보호회로를 갖춘 반도체 장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 입력보호회로를 갖춘 반도체 장치는, 제1도전형의 반도체 기판과, 이반도체기판의 표면영역의 일부에 형성된 제2도전형의 웰영역, 이 웰영역의 표면영역의 일부에 형성되고 외부신호가 입력되는 입력패드에 접속된 제1도전형의 제1반도체영역 및, 상기 웰영역의 표면영역의 일부에 각각 형성되고 일정 전위가 각각 인가되는 제1도전형의 제2반도체영역 및 제2도전형의 제3반도체영역을 구비하고, 상기 웰영역은 상기 제1, 제2 및 제3반도체영역 이외의 반도체영역을 포함하지 않고 상기 반도체기판내에 설치된 다른 반도체회로로부터 독립하고 있다.
(작용)
상기와 같이 구성된 본 발명에 의하면, 반도체기판내의 다른 회로소자와 독립한 웰영역내에 기생바이폴라트랜지스터 및 기생다이오드가 형성되어 있다.
이들 기생바이폴라트랜지스터 및 기생다이오드는 입력패드에 병렬로 접속되어 있다. 게다가, 이 기생바이폴라트랜지스터의 베이스전위는 백게이트 바이어스 전위가 아니라 접지전위 등과 같은 일정 전위로 되어 있다. 따라서, 입력패드에 우발적으로 대전압이 인가되거나 정전방전이 발생할 때 이 입력패드에 접속되어 있는 기생바이폴라트랜지스터로 과잉전류가 흘러 다른 회로소자의 파괴를 방지할 수 있다. 또, 웰영역으로 과잉전류가 흐르는 경우에 있어서도, 기판전위가 불안정하게 되지 않아 기판전위를 사용하고 있는 다른 회로소자의 파괴를 방지할 수 있다.
더욱이, 제1도전형이 n형이고 제2도전형이 p형이 되도록 형성하면, 반도체 장치를 테스트할 때에 입력패드에 테스트용의 부(負)의 전위가 인가되어 기생다이오드에 전류가 흐르더라도 기판전위가 불안정하게 되지 않으므로 기판전위를 사용하고 있는 다른 회로소자의 파괴를 방지할 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제3도 및 제4도는 본 발명의 제1실시예를 도시한 것으로, LSI 예컨대 16M 비트의 DRAM에서의 입력보호회로부의 소자구조의 일례를 도시하고 있다.
제3도 및 제4도에 도시된 입력보호회로부(IPC)에 있어서, n형 반도체기판(11)의 표면영역의 일부에는 p형 웰영역(p웰 ; 17)이 형성되어 있다. 이 p웰(17)의 표면영역의 일부에는 n+형의 제1반도체영역(n+확산층 ; 12)이 형성되고, 이 제1반도체영역(12)에는 외부신호가 입력되는 입력패드(18)가 접속되어 있다. 이 입력패드(18)는 제1반도체영역(12)의 근방에 설치되어 있고, 이 입력패드(18)는 예컨대 인버터회로에 의해 구성된 집적회로의 입력회로(IN)에 접속됨과 더불어 외부로부터 신호가 인가되는 외부단자(16)에 접속되어 있다.
상기 p웰(17)의 표면영역의 일부에서 제1반도체영역(12)의 양측에는 n+형의 제2반도체영역(n+확산층 ; 13,14)이 형성되어 있다. 이들 제2반도체영역(13,14)에는 일정 전위 예컨대 접지전위(Vss)가 각각 인가되고 있다. 상기 p웰(17)의 표면영역의 일부에서 제2반도체영역(13,14)의 주위에는 p+형의 제3반도체영역(p+확산층 ; 15)이 형성되어 있다. 이 제3반도체영역(15)은, 상기 제2반도체영역(13)에 면한 부분(15a)과, 상기 제2반도체영역(14)에 면한 부분(15b)을 갖추고 있다. 이 제3반도체영역에는 일정 전위 예컨대 접지전위(Vss)가 인가되고 있다. 따라서, 웰영역(17)의 전위는 제3반도체영역(15)을 매개하여 접지전위(Vss)로 설정되게 된다.
상기 웰영역(17)은 상기 제1, 제2 및 제3반도체영역(12,13,14,15) 이외의 반도체영역을 포함하지 않는다. 즉, 제3도에 도시된 바와 같이 입력보호회로부는 1개의 독립한 웰영역(17)에 설치되어 있고, 다른 회로는 상기 반도체기판(11)내에 웰영역(17)과는 별도로 설치된 p형의 웰영역(17a)내에 형성되어 있다. 이 p형의 웰영역(17a)내에는 메모리셀 어레이부를 구성하는 메모리셀(MC)이 설치되어 있다. 이 메모리셀(MC)은 예컨대 MOS트랜지스터(17b)나 캐패시터(17c)에 의해 구성되어 있다. 또, 웰영역(17a)내에는 도시하지 않은 주변회로부 등이 형성됨과 더불어 p+확산층(17d)이 형성되어 있다. 이 p+확산층(17d)에는 일정 전위 예컨대 백게이트 바이어스전위(VBB)가 인가되고 있다. 따라서, 웰영역(17a)의 전위는 p+확산층(17d)을 매개하여 전위(VBB)로 설정되게 된다.
제5도는 제3도 및 제4도에 도시된 입력보호회로부(IPC)의 등가회로를 도시하고 있다. 동도면에서, 참조부호 19는 n+확산층(12)과 상기 p웰(17) 및 상기 n+확산층(13,14)에 의해 형성되는 기생트랜지스터(npn형 트랜지스터)이고, 10은 상기 n+확산층(12)과 상기 p웰(17) 및 상기 p+확산층(15)에 의해 형성되는 기생다이오드이다.
상기와 같은 구성에 의하면, 입력보호회로부(IPC)에 기생트랜지스터(19) 및 기생다이오드(10)가 형성되고, 입력보호회로부(IPC)는 n형 기판(11)내의 웰 영역(17)에 의해 둘러싸여 메모리셀 어레이부나 주변회로부를 구성하는 트랜지스터와는 독립하고 있다. 게다가, 이 기생트랜지스터(19)의 베이스 전위, 즉 p웰(17)의 전위는 백게이트 바이어스전위(VBB)가 아니라 접지전위(Vss)로 설정되어 있다.
그에 따라, 입력패드(18)에 접속되어 있는 외부단자(16)에 우발적으로 대전압이 인가되거나 외부단자(16)에 정전방전이 발생할 때 입력패드(18)에 접속되어 있는 기생트랜지스터(19)에 과잉전류가 흐르고, 메모리셀 어레이부나 주변회로부의 내부에는 흐르지 않는다. 따라서, 집적회로내부의 회로소자의 파괴를 방지할 수 있게 된다. 이 경우, 과잉전류가 흐를 때에 p웰영역(17)으로 상당한 양의 전류가 흐르더라도 기판전위가 불안정하게 되지 않아 메모리셀 어레이부나 주변회로부의 트랜지스터가 파괴되지 않게 된다.
또, 집적회로를 테스트할 때에, 상기 입력패드(18)에 접속되어 있는 외부단자(16)에 테스트용의 부(負)의 입력전위(VIL)가 인가되어 기생다이오드(10)에 전류가 흐르더라도 본 실시예의 경우 기판전위를 안정하게 유지할 수 있다.
따라서, 입력보호회로부(IPC) 이외의 트랜지스터가 오동작을 일으키지 않게 된다.
제6도는 본 발명의 제2실시예를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
이 제2실시예에 있어서, 상기 n+확산층(13)은 p+확산층(15a)과 접속되고, 상기 n+확산층(14)은 p+확산층(15b)과 접속되어 있다.
이 제2실시예에 있어서도, 상술한 제1실시예와 거의 동일한 효과를 얻을 수 있다. 본 실시예에 있어서, 정전방전에 대한 대책을 강화하기 위해서는, n+확산층(12)과 n+확산층(13,14)을 보다 접근시켜 기생트랜지스터(19)의 동작속도를 향상시키는 것이 바람직하다.
제7도는 본 발명의 제3실시예를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예에 있어서, 상기 웰 영역(17)의 내부에서 상기 n+확산층(12)의 바로 밑에는 n웰(30)이 형성되어 있다. 이러한 구성에 의하면, 정전방전시에 n웰(30)에 의해 과대한 전류로부터 n+확산층(12)을 보호할 수 있어서 n+확산층(12)의 파괴를 방지할 수 있게 된다.
제8도는 본 발명의 제4실시예를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예에 있어서, n+확산층(13)과 p+확산층(15a)의 상호간 거리(a) 및 n+확산층(14)과 p+확산층(15b)의 상호간 거리(a)는, n+확산층(12)과 n+확산층(13)의 상호간 거리(b) 및 n+확산층(12)과 n+확산층(14)의 상호간 거리(b)보다 길게 되어 있다. 이 거리(b)는 이 집적회로의 디자인룰(design rule) 이상의 길이로 되어 있다.
제9도는 제8도에 도시된 입력보호회로부(IPC)의 등가회로를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예의 경우, 기생다이오드(10)의 애노드(anode)와 접지전위(Vss)의 상호간에는 기생저항(20)이 접속되어 있다. 이 기생저항(20)은 n+확산층(12)과 p+확산층(15a, 15b)간의 기생웰저항이다.
본 실시예에 의해서도 제1실시예와 동일한 효과를 얻을 수 있다. 게다가, 본 실시예에 있어서는 제1실시예와 비교하여 p+확산층(15a, 15b)이 웰영역(17)의 외주연부(外周緣部)에 형성되어 n+확산층(12)과 p+확산층(15a)간의 기생저항(20) 및 n+확산층(12)과 p+확산층(15b)간의 기생저항(20)이 크게 되어 있다.
이 때문에, 테스트용의 부의 입력전위(VIL)가 인가된 경우 등에 있어서, 패드(18)에 기생다이오드(10)의 순방향전압(VF)만큼 접지전위(Vss)보다 낮은 부의 전위가 입력될 때에도 기생저항(20)의 작용에 의해 기생다이오드(10)가 온상태로 되기 어렵게 된다. 따라서, 집적회로 전체에 대전류가 흐르지 않게 되어 종래와 같은 기능불량이 발생하지 않게 된다.
제10도 및 제11도 본 발명의 제5실시예를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
제10도 및 제11도에 있어서, p+확산층(15a)은 저항소자(31)를 매개하여 접지전위(Vss)에 접속되고, p+확산층(15b)은 저항소자(32)를 매개하여 접지전위(Vss)에 접속되어 있다.
구체적으로는, 제11도에 도시된 바와 같이 p+확산층(15a, 15b)은 각각 제1의 알루미늄배선층(1Al)을 매개하여 저항소자(31,32)의 한쪽 단부에 접속되고, 이들 저항소자(31,32)의 다른쪽 단부는 제1의 알루미늄배선층(1Al)의 윗쪽에 설치된 제2의 알루미늄배선층(2Al)을 매개하여 접지전위(Vss)에 접속되어 있다. 이 제2의 알루미늄배선층(2Al)은 n+확산층(13,14)에 접속되어 있다. 상기 저항소자(31,32)는 예컨대 10㏀정도의 폴리실리콘으로 구성되어 있다. 이들 저항소자(31,32)는, 확산저항 등을 사용할 수도 있다.
본 실시예의 경우, 접지전위(Vss)는 저항소자(31,32)를 각각 매개하여 p+확산층(15a,15b)에 공급되고 있기 때문에, p+확산층(15a,15b)의 전위는 접지전위(Vss)보다 낮다. 따라서, 입력패드(18)에 예컨대 테스트용의 부의 입력전위(VIL)가 인가되고, 입력패드(18)의 전위가 기생다이오드(10)의 순방향전압(VF)만큼 접지전위(Vss)보다 낮아진 경우에 있어서도, 저항(31,32)의 작용에 의해 기생다이오드(10)가 온상태로 되기어렵게 된다. 따라서, 집적회로 전체에 대전류가 흐르지 않게 되어 종래와 같은 기능불량이 발생하지 않게 된다.
또, 상기와 같은 구성에 의하면, 정전방전시나 테스트용의 부의 입력전위(VIL)의 인가시에 기판전위를 안정하게 유지할 수 있어서 입력보호회로부의 이외의 회로를 구성하는 트랜지스터의 파괴를 방지할 수 있다.
제12도는 본 발명의 제6실시예를 도시한 것으로, 제1실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예의 경우, n+확산층(13,14)은 각각 접지전위(Vss)에 접속되고, p+확산층(15a,15b)은 백게이트 바이어스전위(VBB)에 접속되어 있다. 이 백게이트 바이어스전위(VBB)는 예컨대 -2V~-3V로서, n+확산층(13,14)의 전위 Vss=0V보다 낮게 되어 있다.
본 실시예의 경우, n+확산층(13,14)은 접지전위(Vss)로 되고, p+확산층(15a,15b)은 접지전위(Vss)보다 낮은 백게이트 바이어스전위(VBB)에 접속되어 있다. 이 때문에, 테스트용의 부의 입력전위(VIL)가 인가되어 입력패드(18)의 전위가 기생다이오드(10)의 순방향전압(VF)만큼 백게이트 바이어스전위(VBB)보다 낮아진 경우에 기생다이오드(10)가 온상태로 된다. 그러나, 입력패드(18)의 전위가 기생다이오드(10)의 순방향전압(VF)만큼 접지전위(Vss)보다 낮은 경우에는, 기생다이오드(10)가 온상태로 되지 않는다. 따라서, 집적회로 전체에 대전류가 흐르지 않게 되어 종래와 같은 기능불량이 발생하지 않게 된다.
또, 상기와 같은 구성에 의하면, 정전방전시나 테스트용의 부의 입력전위(VIL)의 인가시에 기판전위를 안정하게 유지할 수 있어서 입력보호회로부 이외의 회로를 구성하는 트랜지스터의 파괴를 방지할 수 있다.
제13도 및 제14도는 본 발명의 제7실시예를 도시한 것으로, 제6실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예의 경우, p+확산층(15a)은 저항소자(41)를 매개하여 접지전위(Vss)보다 낮은 백게이트 바이어스전위(VBB)에 접속되고, p+확산층(15b)은 저항소자(42)를 매개하여 접지전원(Vss)보다 낮은 백게이트 바이어스전위(VBB)에 접속되어 있다. 저항소자(41,42)는 예컨대 폴리실리콘으로 구성되어 있다. 이들 저항소자(41,42)는, 확산저항등을 사용할 수도 있다. 이와 같은 구성에 의해서도 제6실시예와 동일한 효과를 얻을 수 있다.
제15도는 본 발명의 제8실시예를 도시한 것으로, 제7실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예의 경우, 상기 웰영역(17)의 내부에서 상기 n+확산층(12)의 바로 밑에는 n웰(30)이 형성되어 있다. 이와 같은 구성에 의하면, 정전방전시에 n웰(30)에 의해 과대한 전류로부터 n+확산층(12)을 보호할 수 있어서 n+확산층(12)의 파괴를 방지할 수 있다.
또한, 상기 제8실시예에 있어서는, 정전방전에 대한 대책으로서 백게이트 바이어스전위(VBB)를 통상의 백게이트 바이어스전위와는 독립적으로 설치하거나 백게이트 바이어스전위(VBB)와 접지전위(Vss)간에 누설경로를 설치하거나 더욱이 Vcc전원과 백게이트 바이어스전위(VBB)간에 누설경로를 설치함으로써, 정전방전시에 기판전위가 불안정하게 되는 것을 방지할 수 있다.
제16도 및 제17도는 본 발명의 제9실시예를 도시한 것으로, 제6실시예와 동일한 부분에는 동일한 참조부호를 붙이고 다른 부분에 대해서만 설명한다.
본 실시예의 경우, n+확산층(13,14)에는 각각 접지전위(Vss)가 공급되고, p+확산층(15a,15b)에는 제1의 백게이트 바이어스전위(VBB1)가 공급되고 있다.
이 제1의 백게이트 바이어스전위(VBB1)는 예컨대 -2V~-3V로서, n+확산층(13,14)의 전위 Vss=0V보다 낮게 되어 있다. 또, 반도체기판(11)에는 제2의 백게이트 바이어스전위(VBB2)가 공급되고 있다.
즉, 제17도에 도시된 바와 같이, 반도체기판(11)내에는 입력보호회로부(IPC)가 설치됨과 더불어 주변회로(60)와 메모리셀 어레이부(61)가 설치되어 있다. 더욱이, 반도체기판(11)에는 제1의 백게이트 바이어스전위(VBB1)를 발생시키는 제1의 전위발생회로(62)가 설치됨과 더불어, 제2의 백게이트 바이어스전위(VBB2)를 발생시키는 제2의 전위발생회로(63)가 설치되어 있다. 상기 입력보호회로부(IPC)에는 제1의 전위발생회로(62)로부터 제1의 백게이트 바이어스전위(VBB1)가 공급되고, 주변회로(60)와 메모리셀 어레이부(61)에는 제2의 전위발생회로(63)로부터 제2의 백게이트 바이어스전위(VBB2)가 공급되고 있다. 상기 제1 및 제2의 백게이트 바이어스전위(VBB1,VBB2)는 동일한 전위이어도 좋고, 다른 전위이어도 좋다.
상기 실시예에 의하면, 주변회로(60)와 메모리셀 어레이부(61)에 공급되는 백게이트 바이어스전위와 입력보호회로부(IPC)에 공급되는 백게이트 바이어스 전위를 따로하고 있다. 따라서, 입력패드(18)에 부의 전위가 입력되어 기생다이오드(10)에 대전류가 흘러서 p+확산층(15a,15b)을 통해 제1의 전위발생회로(62)의 출력전위가 변동하는 경우에 있어서도, 입력보호회로부(IPC)는 웰영역(17)에 의해 다른 회로와 격리되고, 게다가 제1의 전위발생회로(62)의 출력 전위는 입력보호회로부(IPC) 이외의 회로에 공급되지 않게 된다. 이 때문에, 상기 대전류에 의해 발생되는 노이즈에 의해 입력보호회로부(IPC) 이외의 회로가 오동작하지 않게 된다.
또한, 상기 제5 내지 제8 실시예에 있어서, p+확산층(15)은 반드시 p웰(17)의 외주연부에 형성할 필요는 없다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (12)

  1. 제1도전형의 반도체기판(11)과, 이 반도체기판(11)의 표면영역의 일부에 형성된 제2도전형의 웰영역(17), 이 웰영역(17)의 표면영역의 일부에 형성되고, 외부신호가 입력되는 입력패드(18)에 접속된 제1도전형의 제1반도체영역(12) 및, 상기 웰영역(17)의 표면영역의 일부에 각각 형성되고, 일정 전위가 각각 인가되는 제1도전형의 제2반도체영역(13,14) 및 제2도전형의 제3반도체영역(15)을 구비하고, 상기 웰영역(17)은, 상기 제1, 제2 및 제3반도체영역(12,13,14,15) 이외의 반도체영역을 포함하지 않고 상기 반도체기판(11)내에 설치된 다른 반도체회로(MC)로부터 독립하고 있으며, 상기 제2반도체영역(13,14) 및 제3반도체영역(15)에는 각각 접지전위(Vss)가 인가되고, 상기 입력패드(18)와 접지전위(Vss)의 상호간에 기생트랜지스터(19)와 기생다이오드(10)의 병렬회로가 형성되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2반도체영역(13,14) 및 제3반도체영역(15)은, 서로 접하고 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제2반도체영역(13,14)은 상기 제1반도체영역(12)의 근방에 형성되고, 상기 제3반도체영역(15)은 상기 제2반도체영역(13,14)을 기준으로 상기 제1반도체영역(12)과는 반대측에 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1반도체영역(12)은 상기 입력패드(18)의 근방에 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 웰영역(17)의 내부에서 상기 제1반도체영역(12)의 바로 밑에는 제1도전형의 웰영역(30)이 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제2반도체영역(13,14)과 제3반도체영역(15)의 상호간 거리(a)는 상기 제1반도체영역(12)과 제2반도체영역(13,14)의 상호간 거리(b)보다 길게 되어 있고, 상기 입력패드(18)와 접지전위(Vss)의 상호간에 기생트랜지스터(19)의 전류통로가 형성됨과 더불어 기생다이오드(10)와 기생저항(20)의 직렬회로가 형성되는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제2반도체영역(13,14)은 접지전위(Vss)에 접속되고, 상기 제3반도체영역(15)은 저항소자(31,32)를 매개하여 접지전위(VsS)에 접속되어 있는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 제2반도체영역(13,14)은 접지전위(Vss)에 접속되고, 상기 제3반도체영역(15)은 접지전위(Vss)보다 낮은 백게이트 바이어스전위(VBB)에 접속되어 있는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 백게이트 바이어스전위(VBB)는 저항소자(41,42)를 매개하여 상기 제3반도체영역(15)에 접속되어 있는 것을 특징으로 하는 반도체장치.
  10. 제1항에 있어서, 상기 제2반도체영역(13,14)은 접지전위(Vss)에 접속되고, 상기 제3반도체영역(15)은 상기 접지전위(Vss)보다 낮은 제1의 백게이트 바이어스전위(VBB1)에 접속되며, 상기 반도체기판(11)은 상기 제1의 백게이트 바이어스전위(VBB1)와는 다른 제2의 백게이트 바이어스전위(VBB2)에 접속되어 있는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 반도체기판(11)에는 상기 제1 및 제2의 백게이트전위(VBB1,VBB2)를 발생시키는 제1 및 제2의 전위발생회로(62,63)가 설치되어 있는 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 제1도전형은 n형이고, 상기 제2도전형은 p형인 것을 특징으로 하는 반도체장치.
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