JPS62224057A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術、さらにはＭＯ８素子
による記憶回路が形成されるＬＳＩ（大規模半導体集積
回路装置）に適用して有効な技術に関するもので、たと
えば、大容量のスタチックＲＡＭに利用して有効な技術
に関するものである。

［従来の技術］ たとえば、日経マグロウヒル社刊行「日経エレクトロニ
クス１９８６年２月１０日号（Ｎｏ、３８８　）」１８
５〜２１２頁（量産が立ち上がる２５６にビット・スタ
チックＲＡＭ）などに記載されているようなＭＯ８型Ｌ
ＳＩは、ＭＯＳトランジスタを用いた内部回路および周
辺回路とともに、静電破壊などを防止するための入力保
護素子が必ず形成される。

ここで、本発明者は、ＭＯＳ型ＬＳＩの代表的な製品で
ある大容量スタチックＲＡＭが形成された半導体集積回
路装置について検討した。以下は、公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。

第３図は本発明者らによって検討された半導体集積回路
装置の一部を取り出して示す。

同図に示す半導体集積回路装置はスタチックＲＡＭとし
て形成されたものである。この半導体集積回路装置には
、内部回路として、ＭＯＳトランジスタＭ２を用いたメ
モリ・セル５が多数形成されている。また、内部回路や
周辺回路などを静電破壊から保護するために、ＭＯＳト
ランジスタＭ１および抵抗Ｒｉなどを有する入力保護素
子６が形成されている。

同図において、１０はｐ型シリコン半導体基板（Ｐ−ｓ
ｕｂ＞、１１はｐ型分離拡散層（Ｐ−ｉＳｏ）、１２は
ｎ型ウェル拡散層（Ｐ−ＷＥＬＬ）、１３はｎ十型埋込
１（ＮＢＬ）、１４はｎ型ウェル拡散層（Ｎ−ＷＥＬＬ
）　、１５は電極取出用ｎ十型拡散層（Ｃ”Ｎ）、１６
はｎ十型ソース・ドレイン拡散層、１７は基板接続用の
ｐ＋型型数散層１８は選択表面酸化膜（Ｌ　ＯＧ　ＯＳ
　）　、２０　Ｃｉ　多結晶シリコンによるＭＯＳゲー
ト電極、ＡＱは電極および配線を形成する蒸着アルミニ
ウム部をそれぞれ示す。

また、Ｖｃｃは正側電源電位、ＧＮＤは接地電位、ｉｎ
は入力、１は端子パッドをそれぞれ示す。

ここで、上記入力保護素子６が形成された半導体領域の
側方には、ｎ＋＋埋込層１３とｎ型ウェル拡散層１４に
よるｎ型の緩衝帯７が環状に形成されている。この緩衝
帯７は、ｎ十型拡散層（ＣＮ）１４を介して電源電位Ｖ
ｃｃに接続されることにより、基板１０中を移動する連
送キャリア（図中に矢印で示す〉を吸収するように動作
する。

つまり、図中に破線で示すように、入力保護素子６内の
ＭＯＳトランジスタＭ１と上記ｎ型榎街帯７との間にラ
テラル型の寄生バイポーラ・トランジスタＱｓｌが等価
的に形成されて、外部からサージ電圧が入力されること
により生じる連送キャリアの大部分が、その緩衝帯７か
ら吸収されるようになる。

以上のようにして、内部回路内のメモリ・セル５におけ
る記憶情報の対破壊強度を高めるようにしである。

［発明が解決しようとする問題点〕 しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、半導体集積回路装置の集積度を高めて行くと
、たとえば上述したスタチックＲＡＭにおけるメモリ・
セル５を高度に微細化して行くと、上記ｔａｍ帯７だけ
ではメモリ・セル５の情報破壊を確実に防止できなくな
る、ということが本発明者らによって明らかとされた。

すなわち、上記入力保護素子６に比較的大きなエネルギ
ーのサージが流れ込むと、第３図中に矢印で示すように
、そのサージによって注入されたキャリアの一部が上記
ｎ型緩街帯７の下の基板１０中を通り抜けてメモリ・セ
ル５にまで移動することがある。すると、同図に示すよ
うに、入力保護素子６内のＭＯＳトランジスタＭ１とメ
モリ・セル５内のＭＯＳトランジスタＭ２との間にもラ
テラル型の寄生バイポーラ・トランジスタＱｓ２が等価
的に形成されてしまい、これによってメモリ・セル５の
記憶情報が破壊されてしまうようになる、という問題点
を生じることが本発明者らによってあきらかとされた。

ここで、第４図は、第３図に示した部分の等価回路を示
す。

同図に示すように、たとえばマイナス極性のサージ電圧
−Ｖｉｎが入力されると、入力保護素子６を構成するＭ
ＯＳトランジスタＭ１のドレインと、メモリ・セル５内
にて記憶を司っているＭＯＳトランジスタＭ２のトレイ
ンとの間にて、ラテラル型の寄生バイポーラ・トランジ
スタＱｓ２が生じる。そして、この寄生バイポーラ・ト
ランジスタＱｓ２によって、記憶を司るＭＯＳ）ランジ
スタＭ２のドレイン（符号１６で示す）かられずか乍ら
電流Ｉｒがリークするようになる。このリー−り電流Ｉ
ｒはわずかではあるが、しかし、高度に微細化されたメ
モリ・セル５が記憶を保持するために流している電流も
非常にわずかである。したがって、わずかなリーク電流
Ｉｒが流れても、これによってメモリ・セル５の記憶情
報は簡単に破壊されてしまう。

なお、第４図において、ＷＬおよびＤＬはメモリ・セル
５を選択するためのワード線およびデータ線をそれぞれ
示す。

本発明の目的は、高度に微細化された半導体集積回路装
置にあって、たとえばスタチックＲＡＭにおける記憶情
報破壊といったような内部回路における誤動作を確実に
防止できるようする、という技術を提供することにある
。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明＋ｌｌ１Ｉ書の記述および添１寸図面からあきらか
になるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、上記入力保護素子が形成される半導体領域を
側方からだけではなく下方からも囲んで分離し、これに
より入力保護回路素子の全体を電気的に分離して島状に
浮かせる、というものである。

［作用］ 上記した手段によれば、入力保護素子から基板を通って
周囲へ抜けるキャリアの移動経路が確実に遮断される。

これにより、その入力保護回路から抜は出るわずかな連
送キャリアによって引き起こされるかも知れない内部回
路の誤動作を確実に防止する、という目的が達成される
。

［実施例コ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による技術が適用された半導体集積回
路装置の要部における断面構造の一実施例を示す。

同図に示す半導体集積回路装置はスタチックＲＡＭとし
て形成されたものであって、その外側から順に、入力端
子パッド１、入力保護素子６、入力バッファ２、周辺回
路３、および内部回路が形成されている。

この場合、入力保護素子６は、第２図にその等価回路を
示すように、ＭＯＳ＋−ランジスタＭ１１゜Ｍ１２など
によって構成される。

また、内部回路には、ＭＯ３＋−ランジスタＭ２を用い
たメモリ・セル５が多数形成されている。

メモリ・セル５は多数配設されてメモリ・マット４を構
成する。そして、このメモリ・マット４の外側に種々の
周辺回路３が配置される。周辺回路３内には、ＭＯＳト
ランジスタとともにバイポーラ・トランジスタＱも形成
される。

そのほか、第１図において、１０はｐ型シリコン半導体
基板（Ｐ−ｓｕｂ）、１１はｐ型分雛拡散Ｎ（Ｐ−ｉｓ
ｏ）、１２はｐ型ウェル拡散層（Ｐ−ＷＥＬ、Ｌ）、１
３はｎ十型埋込層（ＮＢＬン、１４はｎ型ウェル拡散層
（Ｎ−ＷＥＬＬ＞　、１５は電極取出用ｎ＋型型数散層
ＣＮ）、１６はｎ＋＋ソース、・ドレイン拡散層、１７
は基板接続用のｐ十型拡散層、１８は選択表′固成化膜
（ＬＯＣＯＳ）、２０は多結晶シリコンによるゲート電
極、Ａｉは電極および配線を形成する蒸着アルミニウム
部をそれぞれ示す。

周辺回路３などに形成されるバイポーラ・トランジスタ
Ｑは、第１図中に示すように、たとえばｎ型ウェル拡散
層１４内に形成される。この場合、電蜘取出用ｎ十型拡
散１（ＣＮ）１５からコレクタＣが、ｐ型ベース拡散１
１７ＢがらベースＢが、ｎ十型エミッタ拡散層１６Ｅか
らエミッタＥがそれぞれ取り出される。

また、Ｖｃｃは正側電源電位、ＧＮＤは接地電位、ｉｎ
は入力をそれぞれ示す。入力ｉｎとしては、たとえばア
ドレスやデータなどの外部信号が端子パッド１を介して
入力される。

さらに、第１図において、１２Ａはホウ素などのＰ導電
付与型不純物を追加拡散させてなる高濃度不純物領域を
示す。この高濃度不純物領域１２Ａは、空乏層の拡がり
を押さえることによって、入力保護素子６内に形成され
たＭＯＳ）ランジスタＭｌｌ、Ｍ１２などの耐圧を高め
る働きをする。

ここで、第１図において、上記入力保護素子６は、第１
導電型半導体領域すなわちここではｎ型ウェル拡散層１
２による半導体領域内に形成されている。この入力保護
素子６が形成されるｎ型ウェル拡散層１２の下には、第
２導電型のｎ十型埋込層１３が形成されている。これと
ともに、そのｎ型ウェル拡散層１２の側方が、第２導電
型のｎ＋型拡ｒ？ｉ層（ＣＮ）１５によって環状に囲ま
れている。このｎ十型拡散層（ＣＮ）１５の下は、上記
ｎ十型埋込層１３に接続されている。さらに、ｎ十埋込
層１３とｎ十型拡散層（ＣＮ）１５は電源電位Ｖｃｃに
接続されている。これにより、そのｎ十埋込層１３とｎ
十型拡散層（ＣＮ）１５には、入力保護素子６が形成さ
れる半導体領域を電気的に分離させるようなバイアス電
圧が与えられるようになっている。

以上のように、ｎ十型埋込層１３とｎ十型拡散層１５の
２つのｎ型拡散層によって、上記入力保護素子６が形成
される半導体領域（ｎ型ウェル拡散層１２〉の全体を、
側方および下方から島状に浮かせた状態で電気的に分離
する緩衝帯７が形成されている。このｎ型の緩衝帯７が
電源電位ＶｃＣに接続されることにより、このｎ型Ｍ％
帯７と入力保護素子６を構成するＭＯＳトランジスタＭ
１１、Ｍ１２のソース・ドレイン領域１６との間には、
ｎｐｎ型の寄生バイポーラ・トランジスタＱｓｌが形成
される。この寄生バイポーラ・トランジスタＱｓｌは、
上記緩衝帯７をコレクタ領域として動作することにより
、入力保護素子６内に注入されたキャリアのすべてを集
めて吸収する。

これにより、入力保護素子６から基板１０を通って周囲
へ抜けるキャリアの移動経路が確実に遮断される。した
がって、その入力保護回路から抜は出るわずかな連送キ
ャリアによって引き起こされるかも知れない内部回路の
誤動作は確実に防止されるようになる。

さらに、実施例では、上記メモリ・セル５が配設される
内部回路すなわちメモリ・マット４の近くにも、基板１
０中を移動するキャリアを吸収する第２のｎ型ｔ−ＩＮ
帯８が形成されている。この第２のｎ型Ｍ！街帯８は、
ｎ十型埋込層１３とｎ型ウェル拡散層１４によって形成
され、ｎ十型拡散層１６を介して電源電位Ｖｃｃに接続
されている。

この第２のｎ型’ｆｌＷＴ帯８により、たとえば上記入
力保護素子６以外のところで仮に生じるかも知れない小
数の連送キャリアも、内部回路の近くにて吸収されるよ
うになる。これにより、内部回路における誤動作がさら
に確実に防止されるようになる。

第２図はこの発明の別の実施例を示す。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記入力
保護素子６を構成する素子がバイポーラ・トランジスタ
であってもよい。また、入力保護素子６を電気的に分離
する手段として、たとえば溝などを利用する構成であっ
てもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である大容量のＭＯＳ型ス
タチックＲＡＭに適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、Ｂ　ｉ−ＣＭ
ＯＳ型のＲＡＭあるいはゲートアレイなどにも適用でき
る。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、高度に微細化された半導体集積回路装置にあ
って、たとえばスタチックＲＡＭにおける記憶情報破壊
といったような内部回路における誤動作を確実に防止で
きるようなる、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用された半導体集積回
路装置の要部における断面状態を示す図、第２図は入力
保護素子の等価回路の一例を示す図、 第３図はこの発明に先立って検討された半導体集積回路
装置の一部を示す断面図、 第４図は第３図に示した部分の回路状態を示す図である
。 １・・・端子パッド、３・・・周辺回路、Ｑ・・・バイ
ポーラ・トランジスタ、５・・・内部回路内に形成され
たメモリ・セル、６・・・入力保護素子、７・・・第１
のｎ型緩衝帯、８・・・第２のｎ型緩衝帯、Ｍｌ、Ｍ２
・・・ＭＯＳトランジスタ、４・・・内部回路として形
成されたメモリ・マット、７・・・入力保護素子を島状
に分離するＰＭ街帯、１２・・・入力保護素子が形成さ
れる半導体領域をなすｐ型ウェル拡散層、１３・・・入
力保護素子を下方から分離するｎ十型埋込層、１５・・
・入力保護素子を側方がら囲むｎ十型拡散層、Ｖｃｃ・
・・電源電位、ＧＮＤ・・・接地電位。

Claims (1)

1. 【特許請求の範囲】 １、入力保護素子を有する半導体集積回路装置であつて
   、上記入力保護素子が形成される半導体領域を側方およ
   び下方から囲んで島状に分離したことを特徴とする半導
   体集積回路装置。 ２、上記入力保護素子が形成される半導体領域の下に埋
   込層を形成するとともに、上記半導体領域の側方を環状
   に囲む拡散層を形成し、この拡散層の下を上記埋込層に
   接続させることによつて、上記入力保護素子が形成され
   る半導体領域を側方および下方から囲んで島状に分離し
   たことを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、上記入力保護素子が形成される第１導電型の半導体
   領域の下に第２導電型の埋込層を形成するとともに、上
   記半導体領域の側方を環状に囲む第２導電型の拡散層を
   形成し、この拡散層の下を上記埋込層に接続させ、さら
   にその埋込層と拡散層に、上記半導体領域を電気的に分
   離させるようなバイアス電圧を与えるようにしたことを
   特徴とする特許請求の範囲第１項または第２項記載の半
   導体集積回路装置。