JPH0563158A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0563158A JPH0563158A JP3221382A JP22138291A JPH0563158A JP H0563158 A JPH0563158 A JP H0563158A JP 3221382 A JP3221382 A JP 3221382A JP 22138291 A JP22138291 A JP 22138291A JP H0563158 A JPH0563158 A JP H0563158A
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- JP
- Japan
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- well
- substrate
- electrons
- input pin
- potential
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ｐ−基板に形成されるＤＲＡＭにおいて、負
の発生電位ＶBBのレベルを浅くでき、ｎ−ｃｈトランジ
スタのしきい値電圧Ｖｔｈを下げることにより、アクセ
スの高速化を計る。 【構成】 入力ピン３０（信号ピン）に接続されるｎ+
拡散層７、８を有するｐ−ウェル３のまわりを電源電圧
レベルのｎ−ウェル４で覆う。入力ピン３０及びｎ+ 拡
散層７、８を経てｐ−ウェル３に注入された電子は、ｎ
−ウェル４に吸収されてしまうので、注入された電子が
悪影響を及ぼさない。このため、注入防止のための負の
電位ＶBBを浅くできる。
の発生電位ＶBBのレベルを浅くでき、ｎ−ｃｈトランジ
スタのしきい値電圧Ｖｔｈを下げることにより、アクセ
スの高速化を計る。 【構成】 入力ピン３０（信号ピン）に接続されるｎ+
拡散層７、８を有するｐ−ウェル３のまわりを電源電圧
レベルのｎ−ウェル４で覆う。入力ピン３０及びｎ+ 拡
散層７、８を経てｐ−ウェル３に注入された電子は、ｎ
−ウェル４に吸収されてしまうので、注入された電子が
悪影響を及ぼさない。このため、注入防止のための負の
電位ＶBBを浅くできる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、た
とえば、負の基板電位発生回路を有するダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと記す）に関す
るものである。
とえば、負の基板電位発生回路を有するダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと記す）に関す
るものである。
【０００２】
【従来の技術】一般に、１トランジスタ・１キャパシタ
から成るメモリセルを有するＤＲＡＭはｐ−基板上に作
られることが多い。その場合、入力ピンの負電位印加に
よる電子のメモリセルへのインジェクション防止のため
に、チップ基板に負の電位（ＶBB）を発生する基板電位
発生回路（図示せず）を有し、ｐ基板（ｐ−ｓｕｂ）お
よびｐ−ウェルを負電位（ＶBB）に保持している。図
２、図３、図４は従来の半導体記憶装置の入力ピン周辺
を示す図、ＤＲＡＭのメモリセル部を示す等価回路図、
および、その断面構造図である。図２に示すように入力
ピン３０には、通常、内部の入力ゲート１３に至るまで
に入力保護回路２１およびワイヤボンドのコネクタチェ
ック用のトランジスタ２２のｎ+拡散層１７、１８が接
続されている。
から成るメモリセルを有するＤＲＡＭはｐ−基板上に作
られることが多い。その場合、入力ピンの負電位印加に
よる電子のメモリセルへのインジェクション防止のため
に、チップ基板に負の電位（ＶBB）を発生する基板電位
発生回路（図示せず）を有し、ｐ基板（ｐ−ｓｕｂ）お
よびｐ−ウェルを負電位（ＶBB）に保持している。図
２、図３、図４は従来の半導体記憶装置の入力ピン周辺
を示す図、ＤＲＡＭのメモリセル部を示す等価回路図、
および、その断面構造図である。図２に示すように入力
ピン３０には、通常、内部の入力ゲート１３に至るまで
に入力保護回路２１およびワイヤボンドのコネクタチェ
ック用のトランジスタ２２のｎ+拡散層１７、１８が接
続されている。
【０００３】次に動作について説明する。図３に示すよ
うに、メモリセル３１へのデータ書き込み、読み出しは
トランジスタ２１をオンとすることにより行なわれ、”
Ｈ”データは電子が空の状態、”Ｌ”データは電子が充
満している状態を示す。もし、入力ピン３０につながる
ｎ+ 拡散層１７、１８とｐ−ウェル３（あるいは基板
５）の間が順方向になった場合、入力ピンからｎ+ 拡散
層１７、１８を経た電子がｐ−ウェル３および基板５に
矢印Ａに示すように注入されることになる。このとき、
メモリセルが”Ｈ”データすなわち電子が空の状態の場
合、注入された電子が図４のｎ+ 拡散層２３に到達し、
データが”Ｈ”→”Ｌ”に化けてしまう。ＤＲＡＭでは
入力ピンの負の印加電圧を−３Ｖ程度を保証する必要が
あり、このようなデータ化けを防止するため基板を−
２．５Ｖ〜−３Ｖの電位にしておく必要がある。
うに、メモリセル３１へのデータ書き込み、読み出しは
トランジスタ２１をオンとすることにより行なわれ、”
Ｈ”データは電子が空の状態、”Ｌ”データは電子が充
満している状態を示す。もし、入力ピン３０につながる
ｎ+ 拡散層１７、１８とｐ−ウェル３（あるいは基板
５）の間が順方向になった場合、入力ピンからｎ+ 拡散
層１７、１８を経た電子がｐ−ウェル３および基板５に
矢印Ａに示すように注入されることになる。このとき、
メモリセルが”Ｈ”データすなわち電子が空の状態の場
合、注入された電子が図４のｎ+ 拡散層２３に到達し、
データが”Ｈ”→”Ｌ”に化けてしまう。ＤＲＡＭでは
入力ピンの負の印加電圧を−３Ｖ程度を保証する必要が
あり、このようなデータ化けを防止するため基板を−
２．５Ｖ〜−３Ｖの電位にしておく必要がある。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、入力ピンの負電位印加
による電子のインジェクションを防止するために、基板
に−２．５〜−３Ｖ程度の深い電位を与えなければなら
ず、その分半導体装置に用いられているｎ−ｃｈトラン
ジスタのＶｔｈ（しきい値電圧）が、バックバイアスの
影響により高くなり、アクセスが遅れるという問題点が
あった。
上のように構成されているので、入力ピンの負電位印加
による電子のインジェクションを防止するために、基板
に−２．５〜−３Ｖ程度の深い電位を与えなければなら
ず、その分半導体装置に用いられているｎ−ｃｈトラン
ジスタのＶｔｈ（しきい値電圧）が、バックバイアスの
影響により高くなり、アクセスが遅れるという問題点が
あった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、アクセスの高速化が計れる半導
体装置を得ることを目的とする。
ためになされたもので、アクセスの高速化が計れる半導
体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、信号ピンに接続するｎ+ 拡散層を有するｐ−ウェ
ルを電源電圧ＶDDの電位をもつｎ−ウェルで囲ったもの
である。
置は、信号ピンに接続するｎ+ 拡散層を有するｐ−ウェ
ルを電源電圧ＶDDの電位をもつｎ−ウェルで囲ったもの
である。
【０００７】
【作用】この発明における半導体装置では、信号ピンに
負電位が印加された場合、ｎ−ウェルにより電子のイン
ジェクションが吸収され、メモリセルのデータを破壊す
ることがなくなる。
負電位が印加された場合、ｎ−ウェルにより電子のイン
ジェクションが吸収され、メモリセルのデータを破壊す
ることがなくなる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１１は入力保護回路、
１２はワイヤボンドのコネクタチェック用のトランジス
タで、それぞれのゲートおよびドレインをグランドＧＮ
Ｄに接続し、ソースを入力ピン３０（信号ピンの一例）
に接続している。また、入力ピン３０は入力初段インバ
ータ１３のゲートに接続される。さらに、入力ピン３０
に接続するｎ+ 拡散層７および８は、負の電位が与えら
れるｐ−ウェル３上にあり、このｐ−ウェル３のまわり
を電源電圧ＶDDを与えたｎ−ウェル４でおおい、このｎ
−ウェル４はｐ−基板５上にある。
ついて説明する。図１において、１１は入力保護回路、
１２はワイヤボンドのコネクタチェック用のトランジス
タで、それぞれのゲートおよびドレインをグランドＧＮ
Ｄに接続し、ソースを入力ピン３０（信号ピンの一例）
に接続している。また、入力ピン３０は入力初段インバ
ータ１３のゲートに接続される。さらに、入力ピン３０
に接続するｎ+ 拡散層７および８は、負の電位が与えら
れるｐ−ウェル３上にあり、このｐ−ウェル３のまわり
を電源電圧ＶDDを与えたｎ−ウェル４でおおい、このｎ
−ウェル４はｐ−基板５上にある。
【０００９】従来技術でも述べたように、入力ピン３０
に負電位が印加され、ｐ−ウェル３の電位よりもより深
い電位が印加された場合、ｎ+ 拡散層７ないし８からｐ
−ウェル３に矢印Ａのように電子が注入される。この領
域のｐ−ウェルは電源電圧ＶDDの電位を有するｎ−ウェ
ル４でおおわれているので、注入された電子は矢印Ｂの
ようにｎ−ウェル４で吸収され、ｎ−ウェル外のｐ基板
５には注入されない。このように、注入された電子がｎ
−ウェルに吸収されてしまうため、従来のように、電子
がメモリセル３１を形成しているｎ+ 拡散層２３へ達す
ることがなく、データを破壊することがなくなる。この
ように、ｎ−ウェルでｐ−ウェルを囲むと、従来は基板
電位発生回路で−２．５Ｖ〜−３Ｖの電位を発生してい
たのが、−１．０Ｖ程度でもよくなる。
に負電位が印加され、ｐ−ウェル３の電位よりもより深
い電位が印加された場合、ｎ+ 拡散層７ないし８からｐ
−ウェル３に矢印Ａのように電子が注入される。この領
域のｐ−ウェルは電源電圧ＶDDの電位を有するｎ−ウェ
ル４でおおわれているので、注入された電子は矢印Ｂの
ようにｎ−ウェル４で吸収され、ｎ−ウェル外のｐ基板
５には注入されない。このように、注入された電子がｎ
−ウェルに吸収されてしまうため、従来のように、電子
がメモリセル３１を形成しているｎ+ 拡散層２３へ達す
ることがなく、データを破壊することがなくなる。この
ように、ｎ−ウェルでｐ−ウェルを囲むと、従来は基板
電位発生回路で−２．５Ｖ〜−３Ｖの電位を発生してい
たのが、−１．０Ｖ程度でもよくなる。
【００１０】以上のように、この実施例では、負の電位
をもつｐ−基板上に形成され、入力ピンに接続するｎ+
拡散層を有するｐ−ウェルを、電源電圧レベルのｎ−ウ
ェルで覆い他のｐ−ウェルと遮蔽した半導体記憶装置を
説明した。なお、この遮蔽は完全であるほどよいが、少
なくともｐ−ウェルをｎ−ウェルでおおう部分が一部で
もあれば、注入された電子の一部がｎ−ウェルに吸収さ
れるのでこの発明と同一の効果を奏する。
をもつｐ−基板上に形成され、入力ピンに接続するｎ+
拡散層を有するｐ−ウェルを、電源電圧レベルのｎ−ウ
ェルで覆い他のｐ−ウェルと遮蔽した半導体記憶装置を
説明した。なお、この遮蔽は完全であるほどよいが、少
なくともｐ−ウェルをｎ−ウェルでおおう部分が一部で
もあれば、注入された電子の一部がｎ−ウェルに吸収さ
れるのでこの発明と同一の効果を奏する。
【００１１】実施例２．上記実施例では、ＤＲＡＭの場
合を示したが、その他の半導体記憶装置である場合でも
かまわない。また、半導体記憶装置に限らなくてもよ
く、この発明はプロセッサ等の半導体装置のレジスタ等
の内容を保護するためにも適用することが可能である。
合を示したが、その他の半導体記憶装置である場合でも
かまわない。また、半導体記憶装置に限らなくてもよ
く、この発明はプロセッサ等の半導体装置のレジスタ等
の内容を保護するためにも適用することが可能である。
【００１２】
【発明の効果】以上のようにこの発明によれば、信号ピ
ンに接続されるｎ+ 拡散層を有するｐ−ウェルを電源電
圧レベルのｎ−ウェルでおおったので基板およびｐ−ウ
ェル内の負の電位を浅くすることができ、ｎ−ｃｈトラ
ンジスタのしきい値電圧Ｖｔｈも下げることができ、ア
クセスの高速化が達成できる効果がある。
ンに接続されるｎ+ 拡散層を有するｐ−ウェルを電源電
圧レベルのｎ−ウェルでおおったので基板およびｐ−ウ
ェル内の負の電位を浅くすることができ、ｎ−ｃｈトラ
ンジスタのしきい値電圧Ｖｔｈも下げることができ、ア
クセスの高速化が達成できる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例を示す構造断面図および等
価回路図。
価回路図。
【図２】従来の半導体記憶装置を示す図。
【図３】ＤＲＡＭのメモリセル部の等価回路を示す図。
【図４】メモリセル部に相当する構造断面図。
３ ｐ−ウェル ４ ｎ−ウェル ５ ｐ−基板 ７ ｎ+ 拡散層 ８ ｎ+ 拡散層 ３０ 入力ピン（信号ピン）
Claims (1)
- 【請求項１】 以下の要素を有する半導体装置（ａ）信
号ピンに接続されたｎ+ 拡散層、 （ｂ）上記ｎ+ 拡散層を有するｐ−ウェル、 （ｃ）少なくとも上記ｐ−ウェルの一部をおおい、所定
の電圧レベルをもつｎ−ウェル、 （ｄ）上記ｎ+ 拡散層、ｐ−ウェル、及び、ｎ−ウェル
を形成するｐ−基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221382A JPH0563158A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221382A JPH0563158A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563158A true JPH0563158A (ja) | 1993-03-12 |
Family
ID=16765907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221382A Pending JPH0563158A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563158A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224057A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS62224061A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH04335570A (ja) * | 1991-05-10 | 1992-11-24 | Hitachi Ltd | 半導体装置 |
-
1991
- 1991-09-02 JP JP3221382A patent/JPH0563158A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224057A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS62224061A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH04335570A (ja) * | 1991-05-10 | 1992-11-24 | Hitachi Ltd | 半導体装置 |
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