JPS63160241A - スタンダ−ドセル方式の半導体集積回路 - Google Patents
スタンダ−ドセル方式の半導体集積回路Info
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- JPS63160241A JPS63160241A JP30631786A JP30631786A JPS63160241A JP S63160241 A JPS63160241 A JP S63160241A JP 30631786 A JP30631786 A JP 30631786A JP 30631786 A JP30631786 A JP 30631786A JP S63160241 A JPS63160241 A JP S63160241A
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000002265 prevention Effects 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はスタンダードセルを使用したスタンダードセ
ル方式の半導体集積回路に関する。
ル方式の半導体集積回路に関する。
（従来の技術）
スタンダードセル方式による半導体集積回路（ＩＣ＞は
、予め半導体基板上に標準の論理ゲートを多数を構成し
ておき、注文に応じて論理ゲート相互の配線を施すのみ
で機能が異なる種々の論理回路を短時間で製造するもの
である。
、予め半導体基板上に標準の論理ゲートを多数を構成し
ておき、注文に応じて論理ゲート相互の配線を施すのみ
で機能が異なる種々の論理回路を短時間で製造するもの
である。
ところで、従来のスタンダードセル方式による【Ｃでは
、配線領域が占める面積を縮小化するため、セルの表面
上に他のセルに属する配線を設けるようにしている。
、配線領域が占める面積を縮小化するため、セルの表面
上に他のセルに属する配線を設けるようにしている。
第５図はスタンダードセルを使用した論理回路の一例を
示す回路図である。図において、１０はそれぞれ２個の
ＰｌヤネルＭＯ８トランジスタ１１、１２及びＮチャネ
ルＭｏＳトランジスタ１３．１４で構成されたクロック
ド・インバータ用セルであり、２０はＰチャネルＭＯＳ
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
で構成されたインバータ用セルである。これら各セルで
は各トランジスタ、トランジスタのゲート電極、ＷＡ源
ＶｃｃとアースＶｓｓの配線が予め形成されており、入
力信号ｌｎとクロック信号φ及びアの配線、クロックド
・インバータ用セル１０の出力とインバータ用セル２０
の入力とを接続する配線等を形成することにより論理回
路が完成される。
示す回路図である。図において、１０はそれぞれ２個の
ＰｌヤネルＭＯ８トランジスタ１１、１２及びＮチャネ
ルＭｏＳトランジスタ１３．１４で構成されたクロック
ド・インバータ用セルであり、２０はＰチャネルＭＯＳ
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
で構成されたインバータ用セルである。これら各セルで
は各トランジスタ、トランジスタのゲート電極、ＷＡ源
ＶｃｃとアースＶｓｓの配線が予め形成されており、入
力信号ｌｎとクロック信号φ及びアの配線、クロックド
・インバータ用セル１０の出力とインバータ用セル２０
の入力とを接続する配線等を形成することにより論理回
路が完成される。
ここで、上記クロックド・インバータ用セル１０はダイ
ナミック型セルであり、クロック信号φ、１が活性化さ
れているときにのみ動作して入力信号（ｎを反転する。
ナミック型セルであり、クロック信号φ、１が活性化さ
れているときにのみ動作して入力信号（ｎを反転する。
このとき、出力信号のレベルはスタティックに設定され
る。他方、クロック信号φ、１が非活性のとき、出力レ
ベルは出力ノードに接続されている寄生容量３０により
ダイナミック的に保持される。
る。他方、クロック信号φ、１が非活性のとき、出力レ
ベルは出力ノードに接続されている寄生容量３０により
ダイナミック的に保持される。
第６図は上記第５図回路のパターン平面図である。図に
おいて、４１．４２．４３は上記クロックド・インバー
タ用セル１０内のＰチャネルＭＯＳトランジスタ１１．
１２のソース、ドレインとなるＰ型半導体領域、４４．
４５．４６は同じくＮチャネルＭＯＳトランジスタ１３
．１４のソース、トレインとなるＮ型半導体領域であり
、４７．４８は上記インバータ用セル２０内のＰチャネ
ルＭＯＳトランジスタ２１のソース、ドレインとなるＰ
型半導体領域、４９．５０は同じくＮチャネルＭＯＳト
ランジスタ２２のソース、トレインとなるＮ型半導体領
域である。また、５１は前記入力信号１ｎが与えられる
上記ＰチャネルＭＯＳトランジスタ１１及びＮチャネル
ＭｏＳトランジスタ１４のゲート電極、５２は前記クロ
ック信号７が与えられる上記ＰチャネルＭＯＳトランジ
スタ１２のゲート電極、５３は前記クロック信号φが与
えられる上記ＮチャネルＭＯＳトランジスタ１３のゲー
ト電極、５４は上記ＰチャネルＭＯＳトランジスタ２１
及びＮチャネルＭＯ３トランジスタ２２のゲートＮ極、
５５は上記Ｐ型半導体領域４３とＮ型半導体領域４６と
を接続すると共に上記ゲートＮ極５４を接続し、上記ク
ロック・インバータ用セル１０の出力ノードとなる配線
、５６は上記Ｐ型半導体領域４８とＮ型半導体領域５０
とを接続し、上記インバータ用セル２０の出力ノードと
なる配線である。そして、ゲート電極５１ないし５４は
それぞれ多結晶シリコン層で、配１１５５と５６とはア
ルミニューム層でそれぞれ構成されている。
おいて、４１．４２．４３は上記クロックド・インバー
タ用セル１０内のＰチャネルＭＯＳトランジスタ１１．
１２のソース、ドレインとなるＰ型半導体領域、４４．
４５．４６は同じくＮチャネルＭＯＳトランジスタ１３
．１４のソース、トレインとなるＮ型半導体領域であり
、４７．４８は上記インバータ用セル２０内のＰチャネ
ルＭＯＳトランジスタ２１のソース、ドレインとなるＰ
型半導体領域、４９．５０は同じくＮチャネルＭＯＳト
ランジスタ２２のソース、トレインとなるＮ型半導体領
域である。また、５１は前記入力信号１ｎが与えられる
上記ＰチャネルＭＯＳトランジスタ１１及びＮチャネル
ＭｏＳトランジスタ１４のゲート電極、５２は前記クロ
ック信号７が与えられる上記ＰチャネルＭＯＳトランジ
スタ１２のゲート電極、５３は前記クロック信号φが与
えられる上記ＮチャネルＭＯＳトランジスタ１３のゲー
ト電極、５４は上記ＰチャネルＭＯＳトランジスタ２１
及びＮチャネルＭＯ３トランジスタ２２のゲートＮ極、
５５は上記Ｐ型半導体領域４３とＮ型半導体領域４６と
を接続すると共に上記ゲートＮ極５４を接続し、上記ク
ロック・インバータ用セル１０の出力ノードとなる配線
、５６は上記Ｐ型半導体領域４８とＮ型半導体領域５０
とを接続し、上記インバータ用セル２０の出力ノードと
なる配線である。そして、ゲート電極５１ないし５４は
それぞれ多結晶シリコン層で、配１１５５と５６とはア
ルミニューム層でそれぞれ構成されている。
ここで、上記第５図の回路において、配線領域縮小化の
ためにクロックド・インバータ用セル１０の出力ノード
上に他のセルに属する配線を設けたとする。この配線は
第６図では符号５７で示されている。
ためにクロックド・インバータ用セル１０の出力ノード
上に他のセルに属する配線を設けたとする。この配線は
第６図では符号５７で示されている。
第７図は上記第６図回路の上記配Ｉ！５１に関係した部
分の概略的な断面図である。なお、図面において、５８
は半導体基板である。配線５７は絶縁層（図示せず）を
介して配線５５上に設けられるため、両配線間には寄生
容量５９が存在している。
分の概略的な断面図である。なお、図面において、５８
は半導体基板である。配線５７は絶縁層（図示せず）を
介して配線５５上に設けられるため、両配線間には寄生
容量５９が存在している。
ここで、クロックド・インバータ用セル１０の出力レベ
ル、すなわち配線５５の電位がダイナミック的に゛°０
″レベルに保持されている期間に、配線５７の電位がＯ
”レベルから“１″レベルに変化したとする。このとき
、配線５５の電位は寄生容量５９を介して“１″レベル
側に変動する。このため、インバータ用セル２０の出力
信号は“０″レベルになり、正常な値を示さなくなる。
ル、すなわち配線５５の電位がダイナミック的に゛°０
″レベルに保持されている期間に、配線５７の電位がＯ
”レベルから“１″レベルに変化したとする。このとき
、配線５５の電位は寄生容量５９を介して“１″レベル
側に変動する。このため、インバータ用セル２０の出力
信号は“０″レベルになり、正常な値を示さなくなる。
これとは反対に、クロックド・インバータ用セル１０の
出力レベルが“１”レベルに保持されている期間に配線
５７の電位が“１″レベルから“０″レベルに変化する
と、配線５５の電位は“０パレベル側に変動し、この場
合にもインバータ用セル２０の出力信号は正常な値を示
さなくなる。
出力レベルが“１”レベルに保持されている期間に配線
５７の電位が“１″レベルから“０″レベルに変化する
と、配線５５の電位は“０パレベル側に変動し、この場
合にもインバータ用セル２０の出力信号は正常な値を示
さなくなる。
（発明が解決しようとする問題点）
このように従来のスタンダードセル方式によるＩＣでは
、配Ｉｌｌ領域が占める面積を縮小化するため、セルの
表面上に他のセルに属する配線を設けるようにしている
ので、ダイナミック動作するセルの出力ノードの電位が
この配線によって影響を受け、誤動作が発生してしまう
。
、配Ｉｌｌ領域が占める面積を縮小化するため、セルの
表面上に他のセルに属する配線を設けるようにしている
ので、ダイナミック動作するセルの出力ノードの電位が
この配線によって影響を受け、誤動作が発生してしまう
。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ダイナミック動作するスタンダード
セルの誤動作が防止でき、もって全体の誤動作が防止で
きるスタンダードセル方式の半導体集積回路を提供する
ことにある。
あり、その目的は、ダイナミック動作するスタンダード
セルの誤動作が防止でき、もって全体の誤動作が防止で
きるスタンダードセル方式の半導体集積回路を提供する
ことにある。
［発明の構成］
（問題点を解決するための手段）
この発明のスタンダードセル方式の半導体集積回路は、
スタンダードセルのうちダイナミック動作を行なうダイ
ナミック型セルの少なくとも出力ノード上を、他のスタ
ンダードセルに属する配線が形成されない配線禁止領域
としたものである。
スタンダードセルのうちダイナミック動作を行なうダイ
ナミック型セルの少なくとも出力ノード上を、他のスタ
ンダードセルに属する配線が形成されない配線禁止領域
としたものである。
（作用）
この発明のスタンダードセル方式の半導体集積回路では
、ダイナミック型セルの出力ノード上を配線禁止領域と
し、この領域には他のスタンダードセルに属する配線を
形成しないことにより、ダイナミック型セルの出力ノー
ドの電位が他のセルに属する配線によって影響を受けな
いようにしている。
、ダイナミック型セルの出力ノード上を配線禁止領域と
し、この領域には他のスタンダードセルに属する配線を
形成しないことにより、ダイナミック型セルの出力ノー
ドの電位が他のセルに属する配線によって影響を受けな
いようにしている。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例によるＩＣの素子構造を示
すパターン平面図であり、前記第５図のような論理回路
を集積化した場合のものである。
すパターン平面図であり、前記第５図のような論理回路
を集積化した場合のものである。
図において、４１．４２．４３は前記クロックド・イン
バータ用セル１０内のＰチャネルＭＯＳトランジスタ１
１．１２のソース、ドレインとなるＰ型半導体領域、４
４．４５．４６は同じくＮチャネルＭＯＳトランジスタ
１３．１４のソース、ドレインとなるＮ型半導体ｔＩ４
域である。
バータ用セル１０内のＰチャネルＭＯＳトランジスタ１
１．１２のソース、ドレインとなるＰ型半導体領域、４
４．４５．４６は同じくＮチャネルＭＯＳトランジスタ
１３．１４のソース、ドレインとなるＮ型半導体ｔＩ４
域である。
４７．４８は前記インバータ用セル２０内のＰチャネル
ＭｏＳトランジスタ２１のソース、ドレインとなるＰ型
半導体領域、４９．５０は同じくＮチャネルＭＯ８トラ
ンジスタ２２のソース、ドレインとなるＮ型半導体領域
である。
ＭｏＳトランジスタ２１のソース、ドレインとなるＰ型
半導体領域、４９．５０は同じくＮチャネルＭＯ８トラ
ンジスタ２２のソース、ドレインとなるＮ型半導体領域
である。
５１は入力信号Ｉｎが与えられる前記ＰチャネルＭＯ８
ｌ−ランリスタ１１及びＮチャネルＭＯＳトランジスタ
１４のゲート電極、５２はクロック信号１が与えられる
前記ＰチャネルＭＯＳトランジスタ１２のゲート電極、
５３はクロック信号φが与えられる前記ＮチャネルＭＯ
Ｓトランジスタ１３のゲート電極、５４はＰチャネルＭ
ｏＳトランジスタ２１及びＮチャネルＭＯＳトランジス
タ２２のゲートＷｌｉ、５５はＰ型半導体領域４３とＮ
型半導体領域４Ｇとを接続すると共にゲート電極５４を
接続し、クロック・インバータ用セル１０の出力ノード
となる配線、５６はＰ型半導体領域４８とＮ型半導体領
１ｉ１５０とを接続し、インバータ用セル２０の出力ノ
ードとなる配線である。そして、ゲート電極５１ないし
５４はそれぞれ従来と同様に多結晶シリコン層で構成さ
れ、配線５５と５６も従来と同様にアルミニューム層で
それぞれ構成されている。
ｌ−ランリスタ１１及びＮチャネルＭＯＳトランジスタ
１４のゲート電極、５２はクロック信号１が与えられる
前記ＰチャネルＭＯＳトランジスタ１２のゲート電極、
５３はクロック信号φが与えられる前記ＮチャネルＭＯ
Ｓトランジスタ１３のゲート電極、５４はＰチャネルＭ
ｏＳトランジスタ２１及びＮチャネルＭＯＳトランジス
タ２２のゲートＷｌｉ、５５はＰ型半導体領域４３とＮ
型半導体領域４Ｇとを接続すると共にゲート電極５４を
接続し、クロック・インバータ用セル１０の出力ノード
となる配線、５６はＰ型半導体領域４８とＮ型半導体領
１ｉ１５０とを接続し、インバータ用セル２０の出力ノ
ードとなる配線である。そして、ゲート電極５１ないし
５４はそれぞれ従来と同様に多結晶シリコン層で構成さ
れ、配線５５と５６も従来と同様にアルミニューム層で
それぞれ構成されている。
そして、この実施例のＩＣでは、ダイナミック型セルで
あるクロックド・インバータ用セル１０の出力ノードす
なわち配線５５が設けられている領域を配線禁止領域（
図中、左下がりの斜線を施している領域）６０とし、こ
の領域６０内には他のセルに属する配線は一切設けない
ようにしたものである。
あるクロックド・インバータ用セル１０の出力ノードす
なわち配線５５が設けられている領域を配線禁止領域（
図中、左下がりの斜線を施している領域）６０とし、こ
の領域６０内には他のセルに属する配線は一切設けない
ようにしたものである。
このような構成によれば、クロックド・インバータ用セ
ル１０の出力電位がダイナミック的に保持されている期
間でも、他のセルに屈する配線が配線５５上に設けられ
ていないので、セル１０の出力電位は館記第５図中の寄
生容１ｉ３０で安定に保持される。この結果、インバー
タ用セル２０の出力信号も安定に“Ｏ′°レベルもしく
は゛′１″レベルになり、正常な動作が行われる。
ル１０の出力電位がダイナミック的に保持されている期
間でも、他のセルに屈する配線が配線５５上に設けられ
ていないので、セル１０の出力電位は館記第５図中の寄
生容１ｉ３０で安定に保持される。この結果、インバー
タ用セル２０の出力信号も安定に“Ｏ′°レベルもしく
は゛′１″レベルになり、正常な動作が行われる。
第２図及び第３図はそれぞれ上記実施例の変形例の構成
を示すパターン平面図である。上記実賄例ではダイナミ
ック型セルの誤動作を防止するため、配線禁止領域６０
を配ｌ１１５５が設けられている領域上のみに設けてい
たが、第２図の変形例のものではこの配線禁止領域６０
をセル１０．２０上の全てを覆うように設けるようにし
たものであり、第３図の変形例のものでは配線禁止領１
ａ６０をセル１０．２０の周辺を含めて覆うように設け
るようにしたものである。
を示すパターン平面図である。上記実賄例ではダイナミ
ック型セルの誤動作を防止するため、配線禁止領域６０
を配ｌ１１５５が設けられている領域上のみに設けてい
たが、第２図の変形例のものではこの配線禁止領域６０
をセル１０．２０上の全てを覆うように設けるようにし
たものであり、第３図の変形例のものでは配線禁止領１
ａ６０をセル１０．２０の周辺を含めて覆うように設け
るようにしたものである。
第４図は上記実施例の他の変形例の構成を示すパターン
平面図である。上記実施例はダイナミック型セルの誤動
作を防止するために配線禁止領域６０を設けるものであ
り、この領［６０上には配＄１５５以外の配線等の導電
体層は一切設けられていない。
平面図である。上記実施例はダイナミック型セルの誤動
作を防止するために配線禁止領域６０を設けるものであ
り、この領［６０上には配＄１５５以外の配線等の導電
体層は一切設けられていない。
そして、この変形例のものではこの配線禁止領域にアル
ミニューム等からなる導電体層（図中、右下がりの斜線
を施している）６１を設け、この導電体層６１を電源Ｖ
。ＣもしくはアースＶｓｓ等のバイアスに固定し、この
導電体ＦｙＪ６１にノイズに対するシールド効果を持た
せるようにしたものである。
ミニューム等からなる導電体層（図中、右下がりの斜線
を施している）６１を設け、この導電体層６１を電源Ｖ
。ＣもしくはアースＶｓｓ等のバイアスに固定し、この
導電体ＦｙＪ６１にノイズに対するシールド効果を持た
せるようにしたものである。
［発明の効果］
以上説明したようにこの発明によれば、ダイナミック動
作するスタンダードセルの誤動作が防止でき、もって全
体の誤動作が防止できるスタンダードセル方式の半導体
集積回路を提供することができる。
作するスタンダードセルの誤動作が防止でき、もって全
体の誤動作が防止できるスタンダードセル方式の半導体
集積回路を提供することができる。
第１図はこの発明の一実施例の構成を示すパターン平面
図、第２図、第３図、第４図はそれぞれ上記実施例の変
形例の構成を示すパターン平面図、第５図はスタンダー
ドセルを使用した論理回路の一例を示す回路図、第６図
は第５図回路のパターン平面図、第７図は第５図装匠の
断面図である。 １０・・・クロックド・インバータ用セル、２０・・・
インバータ用セル、５５・・・配線、６０・・・配線禁
止領域、６１・・・導電体層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
図、第２図、第３図、第４図はそれぞれ上記実施例の変
形例の構成を示すパターン平面図、第５図はスタンダー
ドセルを使用した論理回路の一例を示す回路図、第６図
は第５図回路のパターン平面図、第７図は第５図装匠の
断面図である。 １０・・・クロックド・インバータ用セル、２０・・・
インバータ用セル、５５・・・配線、６０・・・配線禁
止領域、６１・・・導電体層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
Claims (4)
- （１）予め半導体基板上に形成されたスタンダードセル
を相互配線して構成される半導体集積回路であつて、ス
タンダードセルのうちダイナミック動作を行なうダイナ
ミック型セルの少なくとも出力ノード上を、他のスタン
ダードセルに属する配線が形成されない配線禁止領域と
したことを特徴とするスタンダードセル方式の半導体集
積回路。 - （２）前記配線禁止領域が全てのスタンダードセル上を
覆うよう構成されている特許請求の範囲第１項に記載の
スタンダードセル方式の半導体集積回路。 - （３）前記配線禁止領域が全てのスタンダードセル並び
にその周囲を覆うように構成されている特許請求の範囲
第１項に記載のスタンダードセル方式の半導体集積回路
。 - （４）前記配線禁止領域が所定バイアスに固定された導
電体層で覆われている特許請求の範囲第１項に記載のス
タンダードセル方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30631786A JPS63160241A (ja) | 1986-12-24 | 1986-12-24 | スタンダ−ドセル方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30631786A JPS63160241A (ja) | 1986-12-24 | 1986-12-24 | スタンダ−ドセル方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160241A true JPS63160241A (ja) | 1988-07-04 |
Family
ID=17955651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30631786A Pending JPS63160241A (ja) | 1986-12-24 | 1986-12-24 | スタンダ−ドセル方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160241A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109624A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0645438A (ja) * | 1992-07-24 | 1994-02-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2002270775A (ja) * | 2001-03-12 | 2002-09-20 | Sony Corp | 半導体装置 |
| JP2004349681A (ja) * | 2003-04-30 | 2004-12-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその設計方法 |
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
-
1986
- 1986-12-24 JP JP30631786A patent/JPS63160241A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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