JPH021954A - マスタスライス型半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ等のマスタスライス型の半導体集
積回路に関し、特にＣＭＯ３（相補型ＭＯ３）構造の半
導体集積回路に関する。

〔従来の技術］ −ｌ’Ｇに、ＣＭＯ３型の半導体集積回路では、ＥＳ　
Ｄ　（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇ
ｅ　　：静電劣化）の対策のために、第２図（ａ）に示
すように、入力バンドｌと内部回路を繋く入力ライン２
に、夫々Ｖ　ＤＯ，Ｖ　ＳＳに接続されるダイオード３
Ａ、５Ａで構成した入力保護回路を構成している。この
場合、端子部がＩ１０端子として構成され、配線の切換
えのみで入力端子にも出力端子にもなるマスタースライ
ス型半導体集積回路では、その端子部を入力端子とする
場合には、出力ハッファとして用意されているＭＯＳを
利用することが行われている。

例えば、第２図（ｂ）に示すように、Ｐ型半導体基板１
１に形成したＮチャネルＭＯ３と、Ｎウェル１２に形成
したＰチャネルＭＯ３は本来用カバソファ用として構成
されているが、これを入力保護回路として用いる場合に
は、各ＭＯ３のソース・ドレイン領域、コンタクト領域
でダイオードを構成している。

即ち、この例ではＰチャネルＭＯ３におけるＰ型ソース
・ドレイン領域１３ａ、１３ｂとＮ型領域１４とでダイ
オード３Ａを形成してこれを入力ライン２と■。、との
間に接続し、またＮチャネルＭＯ３におけるＮ型ソース
・ドレイン領域１６ａ。

１６ｂとＰ壁領域１７とでダイオード５．Ａを形成して
これを入力ラインとＶＳＳとの間に接続している。なお
、１５．１８は夫々のＭＯＳのゲートである。

（発明が解決しようとする課題） 上述した従来の半導体集積回路では、入力振幅が電ＲＶ
　ｏ　ｏの電位と同じかそれ以下の場合には問題がない
が、ＶＤＤよりも大きくなると、ダイオード３Ａを通し
てＶＯＯに電流が流れ込み、大振幅信号を受けた半導体
集積回路が正常動作しなくなるおそれがある。

これを防止するためには、ＶＤＤに繋がるダイオードを
除去してダイオード５Ａのみで構成すればよいが、これ
では本来の目的であるＥＳＤに対する効果が低減されて
しまう。

本発明はＥＳＤ対策を実現するとともに、上述した大振
幅信号に対する対策を可能としたマスク−スライス型半
導体集積回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明のマスタースライス型半導体集積回路は、出カバ
ソファとしてのＭＯＳを設けた端子部を入力用として構
成したときに、出力バッファ用のＭＯＳのソース・ドレ
イン領域の一方を入力ラインに接続するとともに他方を
電源電圧に接続し、かつ該Ｍｏｓのウェルをオープンと
することで、入力ラインと電源との間に２つのダイオー
ドを逆極性に直列接続した入力保護回路を形成するよう
に構成している。

〔作用］ 上述した構成では、ＭＯＳのウェルをオープンとするこ
とで、逆極性に直列接続した２つのダイオードを入力ラ
インと電源との間に接続した構成とすることができ、こ
れら２つのダイオードによりＥＳＤ対策を行い、かつ入
力信号の振幅が電源電圧よりも大きくなったときの流れ
込みを防止する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示しており、同図（ａ）は
入力保護回路の回路図、同図（ｂ）は模式的な断面図で
ある。

第１図（ａ）のように、入力バッドｌと図外の内部回路
に繋がる入力ライン２には、ダイオード３と４を互いに
逆極性で直列接続して■。Ｉ）との間に接続している。

ここではダイオード３，４の各カソードを対向させて接
続し、各アノードを夫々入力ライン２とＶＤＤに接続し
ている。また、これまでと同様にダイオード５を入力ラ
インとＶＳＳとの間に接続している。

ここで、前記ダイオード３，４．５は、第１図（ｂ）の
ように、出力バッファ用のＰチャネル間Ｏ３とＮチャネ
ルＭＯ３を利用して構成している。

即ち、Ｐ型半導体基板１１に形成したＮウェル１２にＰ
型ソース・ドレイン領域１３ａ、１３ｂとＮ型コンタク
ト領域１４でＰチャネル間Ｏ３を構成しており、ここで
ソース領域１３ａを入力ライン２に接続し、ドレイン領
域１３ｂをゲート１５とともにＶＯＯに接続している。

これにより、Ｐ型ソース領域１３ａとＮウェル１２とで
ダイオード３を構成し、Ｐ型ドレイン領域１３ｂとＮウ
ェル１２とでダイオード４を構成し、夫々逆極性で接続
したダイオード３．４の構成を得ることができる。

なお、この構成は第２図（ｂ）に示した構成に比較する
と、Ｎウェル１２のＮ型コンタクト領域１４を単にフロ
ーティング（オープン）することによって構成できる。

一方、Ｐ型半導体基板１１に形成したＮチャネルＭＯ３
のＮ型ソース領域１６ａを入力ライン２に接続し、他方
のＮ型ドレイン領域１６ｂとＰ型コンタクト領域１７と
をゲート１８と共にＶＳＳに接続しダイオード５を構成
している。

この構成によれば、入力ラインとＶＤＤ及びＶＳＳＯ間
に夫々接続したダイオード３，４及びダイオード５の作
用により、これまでと同様にＥＳＤを低減することがで
きる。また、このときダイオード３．４はカソードを対
向させて直列接続しているので、ＶＤＤよりも大振幅の
信号が入力された場合でも、ダイオード４の作用によっ
てＶ。、側へ流れ込むことが防止でき、半導体集積回路
の正常な動作を確保できる。これにより、半導体、集積
回路の電源電圧Ｖ（１（１を低下させることも可能にな
り、スケーリングダウン則によりチップをより高集積化
することも可能になる。

特に、ここでは１つのＭＯＳを利用してダイオード３．
４を構成しているので、出力バンファとして用意されて
いるＰチャネルＭＯ３におけるＮウェル１２のＮ型コン
タクｔ４ｉＩ域１４に対する接続を変えるだけで良く、
新たに別のダイオードを構成する必要はなく、スペース
の増大及びこれに伴うチップサイズの増大をまねくこと
もない。

なお、このＭＯＳを出力バッファとして用いる場合には
、Ｎ型コンタクト領域１４を電源に接続するだけでよい
。

ここで、前記したダイオード３，４．５の構成に際して
はソース・ドレイン領域を交換した接続としてもよいこ
とはいうまでもない。

〔発明の効果〕

以上説明したように本発明は、出力バッファとして用い
られるＭＯＳのソース・ドレイン領域の一方を入力ライ
ンに接続するとともに他方を電源に接続し、かつ該ＭＯ
３のウェルをオーブンとすることで、入力ラインと電源
との間に２つのダイオードを逆極性に直列接続した入力
保護回路を形成しているので、チップサイズを大きくす
ることなくＥＳＤ対策を行うことができる。また、２つ
のダイオードにより、入力信号の振幅が電源電圧よりも
大きくなったときの流れ込みを防止して半導体集積回路
の正常な動作を確保することができ、かつスケーリング
ダウン則によりチップの高集積化を図ることができる効
果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、同図（ａ）は入力保
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は従来の一例を示し、同図（ａ）は入力保護回路の
回路図、同図（ｂ）はその模式的な断面図である。 ■・・・入カバノド、２・・・入力ライン、３，４．５
・・・ダイオード、３Ａ、５Ａ・・・ダイオード、１１
・・・Ｐ型半導体基板、１２・・・Ｎウェル、１３ａ、
１３ｂ・・・Ｐ型ソース・ドレイン領域、１４・・・Ｎ
型コンタクト領域、１５・・・ゲート、１６ａ、１６ｂ
・・・Ｎ型ソース・ドレイン領域、１７・・・Ｐ型コン
タクト領域、１８・・・ゲート。 第１図 （ａ） ＯＯ Ｓ５ （ｂ）

Claims (1)

【特許請求の範囲】
1. １、任意の配線パターンにより、出力バッファとしての
   ＭＯＳを設けた端子部を入力用として構成可能なマスタ
   スライス型半導体集積回路において、前記出力バッファ
   用のＭＯＳのソース・ドレイン領域の一方を入力ライン
   に接続するとともに他方を電源に接続し、かつ該ＭＯＳ
   を構成するウェルをオープンとすることで、入力ライン
   と電源との間に２つのダイオードを逆極性に直列接続し
   た入力保護回路を形成したことを特徴とするマスタスラ
   イス型半導体集積回路。