KR100240274B1 - 반도체 메모리소자의 입력보호회로 - Google Patents

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Abstract

본 발명은 래치업 방지기능 및 언더슛 노이즈에 대한 반도체 소자의 노이즈 면역성을 향상시킬 수 있는 PMOS 트랜지스터를 이용한 반도체 메모리소자의 입력보호회로에 관한 것으로서, 입력패드에 인가되는 전하를 방전시켜 내부회로를 보호하기 위한 입력보호수단과, 입력신호의 레벨이 전원전압레벨보다 높거나 낮을 경우 래치업을 방지하기 위한 래치업 방지수단으로 이루어졌다. 상기 입력보호수단은 게이트와 소오스가 입력패드에 공통 접속되고, 드레인이 접지된 제1PMOS트랜지스터로 구성되며, 상기 래치업 방지수단은 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 낮은 경우 래치업을 방지하기 위한 제2PMOS 트랜지스터로 구성된 제1방지수단과, 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 높은 경우 래치업을 방지하기 위한 제3PMOS 트랜지스터로 구성된 제2방지수단으로 이루어진다.

Description

반도체 메모리소자의 입력보호회로
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 PMOS 트랜지스터를 이용한 래치업 방지기능을 갖는 반도체 메모리소자의 입력보호회로에 관한 것이다.
일반적으로, 래치업으로 인하여 PMOS 트랜지스터를 반도체 메모리소자의 입력보호회로에 사용하지 못하였다.
제1도는 종래의 반도체 메모리소자의 입력보호회로로 사용되는 NMOS 트랜지스터의 단면 구조를 도시한 것이다.
제1도를 참조하면, NMOS 트랜지스터를 이용한 종래의 반도체 메모리소자의 입력보호회로는 P형 기판(11)상에 접지된 게이트(12)가 형성되고, 게이트 일측의 기판(11)내에는 입력 패드(15)에 연결되는 소오스 영역(14)이 형성되고, 게이트 타측의 기판(11)내에는 접지된 드레인이 형성된 구조를 갖는다.
제1도의 입력보호회로의 등가회로가 도시된 제2도를 참조하면, 드레인(14)과 게이트(12)가 공통 접지된 NMOS 트랜지스터(10)의 소오스(14)가 입력패드(15)에 연결된다.
상기한 바와 같은 구조를 갖는 반도체 메모리소자의 입력보호회로는 네가티브 전하가 입력패드(15)로 인가되면 NMOS 트랜지스터(10)가 턴온되어 내부회로를 보호한다.
그러나, 상기의 입력보호회로는 입력패드(15)로 인가되는 입력신호의 언더슛(undershoot)이 심할 경우, 언더슛되는 신호레벨 즉 P형 기판의 전압레벨이 -Vtn 이하로 내려가면 소오스영역(13)인 N+영역과 P형 기판간에 P-N 다이오드가 턴온되어 P형 기판(11)과 입력패드(15)간에 전류패스가 형성된다.
따라서, 종래의 입력보호회로는 입력신호의 과도한 언더슛에 의해 원하지 않는 전류패스가 형성되어 P형 기판의 전압레벨이 변하게 되고, 이로 인하여 소자의 특성을 변화시킨다. 그러므로, 입력신호의 언더슛 노이즈 마진이 매우 불량해지는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 래치업 방지 및 과도한 언더슛에 따른 원하지 않는 전류패스의 형성을 방지할 수 있는 PMOS 트랜지스터를 이용한 반도체 메모리소자의 입력보호회로를 제공하는데 그 목적이 있다.
제1도는 종래의 반도체 메모리소자의 입력보호회로용 NMOS 트랜지스터의 단면구조도.
제2도는 제1도의 등가회로도.
제3도는 본 발명의 실시예에 따른 래치업 방지기능을 갖는 반도체 메모리소자의 입력보호회로의 단면 구조도.
제4도는 제3도의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 입력패드 30 : 입력보호수단
40 : 래치업 방지수단 41, 42 : 제1 및 제2방지수단
311, 411, 421 : 게이트 312, 412, 422 : 소오스
313, 413, 423 : 드레인 100 : P-기판
110 : N형 웰 111 : N+영역
상기 목적을 달성하기 위하여, 본 발명은 입력패드에 인가되는 네가티브 전하로부터 입력회로를 보호하는 반도체 메모리소자의 입력보호회로에 있어서, 입력패드에 인가되는 전하를 방전시켜 내부회로를 보호하기 위한 입력보호수단과, 입력신호의 레벨이 전원전압레벨보다 높거나 낮은 경우 래치업을 방지하기 위한 래치업 방지수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 입력보호수단은 게이트와 소오스가 입력패드에 공통 접속되고, 드레인이 접지된 제1PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 래치업 방지수단은 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 낮은 경우 래치업을 방지하기 위한 제1방지수단과, 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 높은 경우 래치업을 방지하기 위한 제2방지수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 래치업 방지수단의 제1방지수단은 상기 제1방지수단은 게이트에 입력패드가 접속되고, 소오스에 전원전압이 인가되는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 래치업 방지수단의 제2방지수단은 상기 제2방지수단은 게이트에 전원전압이 인가되고 소오스가 입력패드에 연결되며, 드레인이 상기 제2PMOS 트랜지스터의 드레인에 연결된 제3PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
또한, 본 발명은 P-형 반도체 기판상에 형성된 N형 웰과, 상기 기판상에 형성된 입력패드에 연결된, 제1PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된 각각 입력패드와 접지에 접속된, 제1PMOS 트랜지스터의 소오스 및 드레인용 P+영역과, 상기 제1PMOS 트랜지스터의 게이트와 일정 거리를 두고 상기 기판상에 형성된, 제2PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된, 입력패드에 연결되는 제2PMOS 트랜지스터의 소오스 및 드레인용 P+영역과, 상기 제2PMOS 트랜지스터의 게이트와 일정거리를 두고 상기 기판상에 형성된 제3PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된, 전원전압이 인가되는 제3PMOS 트랜지스터의 소오스 및 드레인용 P+영역을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 제2PMOS 트랜지스터와 제3PMOS 트랜지스터는 서로 공유되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 N형 웰내에 형성되고 상기 제2 및 제3PMOS 트랜지스터의 드레인 영역과 상기 N형 웰을 전기적으로 연결하기 위한 N+영역을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로에 있어서, 상기 N형 웰은 전원전압 레벨과 입력신호 레벨중 높은 쪽으로 바이어스되어 상기 P+영역으로부터의 전류의 유입을 차단하는 역할을 하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제1도는 본 발명의 실시예에 따른 PMOS 트랜지스터를 이용한 반도체 메모리소자의 입력보호회로의 단면도를 도시한 것이고, 제2도는 제1도의 등가회로도를 도시한 것이다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로는 제2도를 참조하면, 입력패드에 인가되는 전하를 방전시켜 내부회로를 보호하기 위한 입력보호수단(30)과, 입력신호의 레벨이 전원전압(Vcc) 레벨보다 높거나 낮을 경우 래치업을 방지하기 위한 래치업 방지수단(40)으로 이루어졌다.
상기 입력보호수단(30)은 게이트(311)와 소오스(312)가 입력패드(20)에 공통접속되고, 드레인(31)이 접지된 제1PMOS 트랜지스터(31)로 구성된다.
상기 래치업 방지수단(40)은 입력패드(20)를 통해 인가되는 입력신호의 레벨이 전원전압(Vcc)의 레벨보다 낮은 경우 래치업을 방지하기 위한 제1방지수단(41)과, 입력패드(20)를 통해 인가되는 입력신호의 레벨이 전원전압(Vcc)의 레벨보다 높은 경우 래치업을 방지하기 위한 제2방지수단(42)으로 이루어졌다.
상기 제1방지수단(41)을 게이트(411)에 입력패드(20)가 접속되고, 소오스(412)에 전원전압(Vcc)이 인가되는 제2PMOS 트랜지스터로 구성되고, 상기 제2방지수단(42)은 게이트(421)에 전원전압(Vcc)이 인가되고 소오스(422)가 입력패드(20)에 연결되며, 드레인이 상기 제2PMOS 트랜지스터의 드레인에 연결된 제3PMOS 트랜지스터로 구성된다.
본 발명의 실시예에 따른 반도체 메모리소자의 입력보호회로의 단면 구조를 제1도를 참조하여 살펴보면, P-형 기판(100)상에 N형 웰(110)이 형성되고, N형 웰(110)내에 상기 제1 내지 제3PMOS 트랜지스터(31,41,42)가 집적된다. 즉, 기판(100)상에 입력패드(20)에 연결되는 제1PMOS 트랜지스터(31)의 게이트(311)가 형성되고, 게이트(311)의 양측 N형 웰(110)에는 입력패드(20)에 접속되는 소오스(312)용 P+영역(312)과 접지된 드레인(313)용 P+영역이 각각 형성된다.
그리고, 상기 제1PMOS 트랜지스터(31)와 일정 거리를 두고 제2PMOS 트랜지스터(41)의 게이트(411)가 기판(100)상에 형성되고, 입력패드(20)에 연결되는 소오스(412)용 P+영역(412)과 드레인(413)용 P+영역이 상기 게이트(411)의 양측 N형 웰(110)내에 형성된다.
또한, 상기 제2PMOS 트랜지스터(41)와 일정거리를 두고 제3PMOS 트랜지스터(42)의 게이트(421)가 기판(100)상에 형성되고, 전원전압이 인가되는 소오스(422)용 P+영역과 드레인(423)용 P+영역이 상기 게이트(421)의 양측 N형 웰(110)내에 형성된다.
이때, 제2PMOS 트랜지스터(41)와 제3PMOS 트랜지스터(42)의 드레인용 P+영역(413,423)은 서로 공유되어 N+형 불순물 영역(111)을 통해 N형 웰(110)과 전기적으로 연결되어진다.
상기한 바와 같은 구조를 갖는 본 발명의 반도체 메모리소자의 입력보호회로의 동작을 설명하면 다음과 같다.
네거티브 전하가 입력패드(20)로 인가되면 입력보호수단(30)의 제1PMOS 트랜지스터(31)가 턴온되어 네가티브 전하를 접지로 패스시켜 줌으로써 네가티브 전하가 반도체 메모리소자의 입력회로로 인가되는 것을 차단하여 입력회로를 보호하게 된다.
입력패드(20)를 통해 인가되는 입력신호의 레벨이 전원전압(Vcc)의 레벨보다 낮은 경우 제1방지수단(41)의 제2PMOS 트랜지스터가 턴온되어 N형 웰(110)을 전원전압(Vcc)레벨로 바이어스한다.
한편, 입력패드(20)를 통해 인가되는 입력신호의 레벨이 전원전압(Vcc)의 레벨보다 높은 경우 제2방지수단(42)의 제3PMOS 트랜지스터가 턴온되어 N형 웰(110)을 입력신호의 레벨로 바이어스한다.
따라서, N형 웰(100)은 항상 입력신호 레벨 또는 전원전압 레벨중 높은 레벨로 바이어스되므로, P+영역으로부터 N형 웰(110)로의 전류 흐름은 차단되어 래치업 현상을 방지할 수 있다.
상술한 바와 같은 본 발명의 반도체 메모리소자의 입력보호회로는 종래의 NMOS 트랜지스터 대신에 PMOS 트랜지스터를 이용하고, PMOS 트랜지스터를 이용한 입력보호회로에 래치업을 방지하기 위한 수단을 부가하여 래치업 PMOS 트랜지스터의 사용할 때 문제가 되는 래치업 문제를 해결할 수 있을 뿐만 아니라 입력신호의 언더슛레벨에 전혀 영향을 받지 않는 이점이 있다.

Claims (9)

  1. 입력패드에 인가되는 네가티브 전하로부터 입력회로를 보호하는 반도체 메모리소자의 입력보호회로에 있어서, 입력패드에 인가되는 전하를 방전시켜 내부회로를 보호하기 위한 입력보호수단과, 입력신호의 레벨이 전원전압레벨보다 높거나 낮을 경우 래치업을 방지하기 위한 래치업 방지수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  2. 제1항에 있어서, 상기 입력보호수단은 게이트와 소오스가 입력패드에 공통 접속되고, 드레인이 접지된 제1PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  3. 제1항에 있어서, 상기 래치업 방지수단은 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 낮은 경우 래치업을 방지하기 위한 제1방지수단과, 입력패드를 통해 인가되는 입력신호의 레벨이 전원전압의 레벨보다 높은 경우 래치업을 방지하기 위한 제2방지수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  4. 제3항에 있어서, 상기 래치업 방지수단의 제1방지수단은 상기 제1방지수단은 게이트에 입력패드가 접속되고, 소오스에 전원전압이 인가되는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  5. 제3항에 있어서, 상기 래치업 방지수단의 제2방지수단은 상기 제2방지수단은 게이트에 전원전압이 인가되고 소오스가 입력패드에 연결되며, 드레인이 상기 제2PMOS 트랜지스터의 드레인에 연결된 제3PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  6. P-형 반도체 기판상에 형성된 N형 웰과, 상기 기판상에 형성된 입력패드에 연결된, 제1PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된 각각 입력패드와 접지에 접속된, 제1PMOS 트랜지스터의 소오스 및 드레인용 P+영역과, 상기 제1PMOS 트랜지스터의 게이트와 일정 거리를 두고 상기 기판상에 형성된, 제2PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된, 입력패드에 연결되는 제2PMOS 트랜지스터의 소오스 및 드레인용 P+영역과, 상기 제2PMOS 트랜지스터의 게이트와 일정거리를 두고 상기 기판상에 형성된 제3PMOS 트랜지스터의 게이트와, 상기 게이트의 양측 상기 N형 웰내에 형성된, 전원전압이 인가되는 제3PMOS 트랜지스터의 소오스 및 드레인용 P+영역을 포함하는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  7. 제6항에 있어서, 상기 제2PMOS 트랜지스터와 제3PMOS 트랜지스터는 서로 공유되는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  8. 제6항에 있어서, 상기 N형 웰내에 형성되고 상기 제2 및 제3PMOS 트랜지스터의 드레인 영역과 상기 N형 웰을 전기적으로 연결하기 위한 N+영역을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
  9. 제6항에 있어서, 상기 N형 웰은 전원전압 레벨과 입력신호 레벨중 높은 쪽으로 바이어스되어 상기 P+영역으로부터의 전류의 유입을 차단하는 역할을 하는 것을 특징으로 하는 반도체 메모리소자의 입력보호회로.
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