JP2659215B2 - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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- JP2659215B2 JP2659215B2 JP63143163A JP14316388A JP2659215B2 JP 2659215 B2 JP2659215 B2 JP 2659215B2 JP 63143163 A JP63143163 A JP 63143163A JP 14316388 A JP14316388 A JP 14316388A JP 2659215 B2 JP2659215 B2 JP 2659215B2
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- semiconductor integrated
- integrated circuit
- input
- type semiconductor
- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ等のマスタライス型の半導体集
積回路に関し、特にCMOS（相補型MOS）構造の半導体集
積回路に関する。
積回路に関し、特にCMOS（相補型MOS）構造の半導体集
積回路に関する。
一般に、CMOS型の半導体集積回路では、ESD（Electro
static Discharge:静電劣化）の対策のために、第２図
（ａ）に示すように、入力パッド１と内部回路を繋ぐ入
力ライン２に、夫々VDD,VSSに接続されるダイオード3A,
5Aで構成した入力保護回路を構成している。この場合、
端子部がI/O端子として構成され、配線の切換えのみで
入力端子にも出力端子にもなるマスタースライス型半導
体集積回路では、その端子部を入力端子とする場合に
は、出力バッファとして用意されているMOSを利用する
ことが行われている。
static Discharge:静電劣化）の対策のために、第２図
（ａ）に示すように、入力パッド１と内部回路を繋ぐ入
力ライン２に、夫々VDD,VSSに接続されるダイオード3A,
5Aで構成した入力保護回路を構成している。この場合、
端子部がI/O端子として構成され、配線の切換えのみで
入力端子にも出力端子にもなるマスタースライス型半導
体集積回路では、その端子部を入力端子とする場合に
は、出力バッファとして用意されているMOSを利用する
ことが行われている。
例えば、第２図（ｂ）に示すように、Ｐ型半導体基板
11に形成したＮチャネルMOSと、Ｎウェル12に形成した
ＰチャネルMOSは本来出力バッファ用として構成されて
いるが、これを入力保護回路として用いる場合には、各
MOSのソース・ドレイン領域，コンタクト領域でダイオ
ードを構成している。
11に形成したＮチャネルMOSと、Ｎウェル12に形成した
ＰチャネルMOSは本来出力バッファ用として構成されて
いるが、これを入力保護回路として用いる場合には、各
MOSのソース・ドレイン領域，コンタクト領域でダイオ
ードを構成している。
即ち、この例ではＰチャネルMOSにおけるＰ型ソース
・ドレイン領域13a,13bとＮ型領域14とでダイオード3A
を形成してこれを入力ライン２とVDDとの間に接続し、
またＮチャネルMOSにおけるＮ型ソース・ドレイン領域1
6a,16bとＰ型領域17とでダイオード5Aを形成してこれを
入力ラインとVSSとの間に接続している。なお、15,18は
夫々のMOSのゲートである。
・ドレイン領域13a,13bとＮ型領域14とでダイオード3A
を形成してこれを入力ライン２とVDDとの間に接続し、
またＮチャネルMOSにおけるＮ型ソース・ドレイン領域1
6a,16bとＰ型領域17とでダイオード5Aを形成してこれを
入力ラインとVSSとの間に接続している。なお、15,18は
夫々のMOSのゲートである。
上述した従来の半導体集積回路では、入力振幅が電源
VDDの電位と同じかそれ以下の場合には問題がないが、V
DDよりも大きくなると、ダイオード3Aを通してVDDに電
流が流れ込み、大振幅信号を受けた半導体集積回路が正
常動作しなくなるおそれがある。
VDDの電位と同じかそれ以下の場合には問題がないが、V
DDよりも大きくなると、ダイオード3Aを通してVDDに電
流が流れ込み、大振幅信号を受けた半導体集積回路が正
常動作しなくなるおそれがある。
これを防止するためには、VDDに繋がるダイオードを
除去してダイオード5Aのみで構成すればよいが、これで
は本来の目的であるESDに対する効果が低減されてしま
う。
除去してダイオード5Aのみで構成すればよいが、これで
は本来の目的であるESDに対する効果が低減されてしま
う。
本発明はESD対策を実現するとともに、上述した大振
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
本発明のマスタースライス型半導体集積回路は、出力
バッファとしてのMOSを設けた端子部を入力用として構
成したときに、出力バッファ用のMOSのソース・ドレイ
ン領域の一方を入力ラインに接続するとともに他方を電
源電圧に接続し、かつ該MOSのウェルをオープンとする
ことで、入力ラインと電源との間に２つのダイオードを
逆極性に直列接続した入力保護回路を形成するように構
成している。
バッファとしてのMOSを設けた端子部を入力用として構
成したときに、出力バッファ用のMOSのソース・ドレイ
ン領域の一方を入力ラインに接続するとともに他方を電
源電圧に接続し、かつ該MOSのウェルをオープンとする
ことで、入力ラインと電源との間に２つのダイオードを
逆極性に直列接続した入力保護回路を形成するように構
成している。
上述した構成では、MOSのウェルをオープンとするこ
とで、逆極性に直列接続した２つのダイオードを入力ラ
インと電源との間に接続した構成とすることができ、こ
れら２つのダイオードによりESD対策を行い、かつ入力
信号の振幅が電源電圧よりも大きくなったときの流れ込
みを防止する。
とで、逆極性に直列接続した２つのダイオードを入力ラ
インと電源との間に接続した構成とすることができ、こ
れら２つのダイオードによりESD対策を行い、かつ入力
信号の振幅が電源電圧よりも大きくなったときの流れ込
みを防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示しており、同図（ａ）
は入力保護回路の回路図、同図（ｂ）は模式的な断面図
である。
は入力保護回路の回路図、同図（ｂ）は模式的な断面図
である。
第１図（ａ）のように、入力パッド１と図外の内部回
路に繋がる入力ライン２には、ダイオード３と４を互い
に逆極性で直列接続してVDDとの間に接続している。こ
こではダイオード3,4の各カソードを対向させて接続
し、各アノードを夫々入力ライン２とVDDに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とVSSとの間に接続している。
路に繋がる入力ライン２には、ダイオード３と４を互い
に逆極性で直列接続してVDDとの間に接続している。こ
こではダイオード3,4の各カソードを対向させて接続
し、各アノードを夫々入力ライン２とVDDに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とVSSとの間に接続している。
ここで、前記ダイオード3,4,5は、第１図（ｂ）のよ
うに、出力バッファ用のＰチャネルMOSとＮチャネルMOS
を利用して構成している。即ち、Ｐ型半導体基板11に形
成したＮウェル12にＰ型ソース・ドレイン領域13a,13b
とＮ型コンタクト領域14でＰチャネルMOSを構成してお
り、ここでソース領域13aを入力ライン２に接続し、ド
レイン領域13bをゲート15とともにVDDに接続している。
これにより、Ｐ型ソース領域13aとＮウェル12とでダイ
オード３を構成し、Ｐ型ドレイン領域13bとＮウェル12
とでダイオード４を構成し、夫々逆極性で接続したダイ
オード3,4の構成を得ることができる。
うに、出力バッファ用のＰチャネルMOSとＮチャネルMOS
を利用して構成している。即ち、Ｐ型半導体基板11に形
成したＮウェル12にＰ型ソース・ドレイン領域13a,13b
とＮ型コンタクト領域14でＰチャネルMOSを構成してお
り、ここでソース領域13aを入力ライン２に接続し、ド
レイン領域13bをゲート15とともにVDDに接続している。
これにより、Ｐ型ソース領域13aとＮウェル12とでダイ
オード３を構成し、Ｐ型ドレイン領域13bとＮウェル12
とでダイオード４を構成し、夫々逆極性で接続したダイ
オード3,4の構成を得ることができる。
なお、この構成は第２図（ｂ）に示した構成に比較す
ると、Ｎウェル12のＮ型コンタクト領域14を単にフロー
ティング（オープン）することによって構成できる。
ると、Ｎウェル12のＮ型コンタクト領域14を単にフロー
ティング（オープン）することによって構成できる。
一方、Ｐ型半導体基板11に形成したＮチャネルMOSの
Ｎ型ソース領域16aを入力ライン２に接続し、他方のＮ
型ドレイン領域16bとＰ型コンタクト領域17とをゲート1
8と共にVSSに接続しダイオード５を構成している。
Ｎ型ソース領域16aを入力ライン２に接続し、他方のＮ
型ドレイン領域16bとＰ型コンタクト領域17とをゲート1
8と共にVSSに接続しダイオード５を構成している。
この構成によれば、入力ラインとVDD及びVSSの間に夫
々接続したダイオード3,4及びダイオード５の作用によ
り、これまでと同様にESDを低減することができる。ま
た、このときダイオード3,4はカソードを対向させて直
列接続しているので、VDDよりも大振幅の信号が入力さ
れた場合でも、ダイオード４の作用によってVDD側へ流
れ込むことが防止でき、半導体集積回路の正常な動作を
確保できる。これにより、半導体集積回路の電源電圧V
DDを低下させることも可能になり、スケーリングダウン
則によりチップをより高集積化することも可能になる。
々接続したダイオード3,4及びダイオード５の作用によ
り、これまでと同様にESDを低減することができる。ま
た、このときダイオード3,4はカソードを対向させて直
列接続しているので、VDDよりも大振幅の信号が入力さ
れた場合でも、ダイオード４の作用によってVDD側へ流
れ込むことが防止でき、半導体集積回路の正常な動作を
確保できる。これにより、半導体集積回路の電源電圧V
DDを低下させることも可能になり、スケーリングダウン
則によりチップをより高集積化することも可能になる。
特に、ここでは１つのMOSを利用してダイオード3,4を
構成しているので、出力バッファとして用意されている
ＰチャネルMOSにおけるＮウェル12のＮ型コンタクト領
域14に対する接続を変えるだけで良く、新たに別のダイ
オードを構成する必要はなく、スペースの増大及びこれ
に伴うチップサイズの増大をまねくこともない。
構成しているので、出力バッファとして用意されている
ＰチャネルMOSにおけるＮウェル12のＮ型コンタクト領
域14に対する接続を変えるだけで良く、新たに別のダイ
オードを構成する必要はなく、スペースの増大及びこれ
に伴うチップサイズの増大をまねくこともない。
なお、このMOSを出力バッファとして用いる場合に
は、Ｎ型コンタクト領域14を電源に接続するだけでよ
い。
は、Ｎ型コンタクト領域14を電源に接続するだけでよ
い。
ここで、前記したダイオード3,4,5の構成に際しては
ソース・ドレイン領域を交換した接続としてもよいこと
はいうまでもない。
ソース・ドレイン領域を交換した接続としてもよいこと
はいうまでもない。
以上説明したように本発明は、出力バッファとして用
いられるMOSのソース・ドレイン領域の一方を入力ライ
ンに接続するとともに他方を電源に接続し、かつ該MOS
のウェルをオープンとすることで、入力ラインと電源と
の間に２つのダイオードを逆極性に直列接続した入力保
護回路を形成しているので、チップサイズを大きくする
ことなくESD対策を行うことができる。また、２つのダ
イオードにより、入力信号の振幅が電源電圧よりも大き
くなったときの流れ込みを防止して半導体集積回路の正
常な動作を確保することができ、かつスケーリングダウ
ン則によりチップの高集積化を図ることができる効果も
ある。
いられるMOSのソース・ドレイン領域の一方を入力ライ
ンに接続するとともに他方を電源に接続し、かつ該MOS
のウェルをオープンとすることで、入力ラインと電源と
の間に２つのダイオードを逆極性に直列接続した入力保
護回路を形成しているので、チップサイズを大きくする
ことなくESD対策を行うことができる。また、２つのダ
イオードにより、入力信号の振幅が電源電圧よりも大き
くなったときの流れ込みを防止して半導体集積回路の正
常な動作を確保することができ、かつスケーリングダウ
ン則によりチップの高集積化を図ることができる効果も
ある。
第１図は本発明の一実施例を示し、同図（ａ）は入力保
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は従来の一例を示し、同図（ａ）は入力保護回路の
回路図、同図（ｂ）はその模式的な断面図である。 １……入力パッド、２……入力ライン、3,4,5……ダイ
オード、3A,5A……ダイオード、11……Ｐ型半導体基
板、12……Ｎウェル、13a,13b……Ｐ型ソース・ドレイ
ン領域、14……Ｎ型コンタクト領域、15……ゲート、16
a,16b……Ｎ型ソース・ドレイン領域、17……Ｐ型コン
タクト領域、18……ゲート。
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は従来の一例を示し、同図（ａ）は入力保護回路の
回路図、同図（ｂ）はその模式的な断面図である。 １……入力パッド、２……入力ライン、3,4,5……ダイ
オード、3A,5A……ダイオード、11……Ｐ型半導体基
板、12……Ｎウェル、13a,13b……Ｐ型ソース・ドレイ
ン領域、14……Ｎ型コンタクト領域、15……ゲート、16
a,16b……Ｎ型ソース・ドレイン領域、17……Ｐ型コン
タクト領域、18……ゲート。
Claims (1)
- 【請求項１】任意の配線パターンにより、出力バッファ
としてのMOSを設けた端子部を入力用として構成可能な
マスタスライス型半導体集積回路において、前記出力バ
ッファ用のMOSのソース・ドレイン領域の一方を入力ラ
インに接続するとともに他方を電源に接続し、かつ該MO
Sを構成するウェルをオープンとすることで、入力ライ
ンと電源との間に２つのダイオードを逆極性に直列接続
した入力保護回路を形成したことを特徴とするマスタス
ライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143163A JP2659215B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143163A JP2659215B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021954A JPH021954A (ja) | 1990-01-08 |
| JP2659215B2 true JP2659215B2 (ja) | 1997-09-30 |
Family
ID=15332378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143163A Expired - Fee Related JP2659215B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659215B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321293A (en) * | 1993-07-12 | 1994-06-14 | Xerox Corporation | Integrated device having MOS transistors which enable positive and negative voltage swings |
| JP2894328B2 (ja) * | 1997-06-20 | 1999-05-24 | 日本電気株式会社 | Ｅｓｄ保護回路 |
| CN110825692B (zh) * | 2019-10-08 | 2024-01-23 | 深圳市稳先微电子有限公司 | 片上系统 |
-
1988
- 1988-06-10 JP JP63143163A patent/JP2659215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021954A (ja) | 1990-01-08 |
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Legal Events
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| R250 | Receipt of annual fees |
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