JP2871986B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＭＯＳトランジスタによって構成された信号処理
回路（内部回路）の素子を入・出力端子に加わる過大電
圧から保護するための保護回路を備えた半導体集積回路
に関する。
特に、ＭＯＳトランジスタによって構成された信号処理
回路（内部回路）の素子を入・出力端子に加わる過大電
圧から保護するための保護回路を備えた半導体集積回路
に関する。
【０００２】
【従来の技術】この種の半導体集積回路（ＭＯＳＩＣ）
の構成の一例を図４（ａ）に示す。図４（ａ）を参照す
ると、このＭＯＳＩＣは、チップ１上に形成された保護
回路２と内部回路３とからなっている。
の構成の一例を図４（ａ）に示す。図４（ａ）を参照す
ると、このＭＯＳＩＣは、チップ１上に形成された保護
回路２と内部回路３とからなっている。
【０００３】保護回路２は、内部回路（後述）３を構成
する素子のうち外部からの信号が入力されるＭＯＳトラ
ンジスタを静電気などの過大な電圧から保護するための
ものであって、高位電源線（電圧ＶDD）４とグランド線
５との間に直列に接続されたｐチャンネル型ＭＯＳトラ
ンジスタＰ１およびｎチャンネル型ＭＯＳトランジスタ
Ｎ１と、これら二つのＭＯＳトランジスタの直列接続点
に接続された抵抗Ｒとから構成されている。トランジス
タＰ１は、ソース電極とゲート電極とが共通にされたダ
イオード接続となっており、ソース電極が電源線４に接
続され、ドレイン電極が外部端子６に接続された信号線
に接続されている。このトランジスタＰ１のバックゲー
ト電位としては、電源電圧ＶDDが与えられている。一
方、トランジスタＮ１は、ソース電極とゲート電極とが
共通にされたダイオード接続となっており、ソース電極
がグランド線５に接続され、ドレイン電極が上記の信号
線に接続されている。このトランジスタＮ１のバックゲ
ート電位としてはグランド電位が与えられている。
する素子のうち外部からの信号が入力されるＭＯＳトラ
ンジスタを静電気などの過大な電圧から保護するための
ものであって、高位電源線（電圧ＶDD）４とグランド線
５との間に直列に接続されたｐチャンネル型ＭＯＳトラ
ンジスタＰ１およびｎチャンネル型ＭＯＳトランジスタ
Ｎ１と、これら二つのＭＯＳトランジスタの直列接続点
に接続された抵抗Ｒとから構成されている。トランジス
タＰ１は、ソース電極とゲート電極とが共通にされたダ
イオード接続となっており、ソース電極が電源線４に接
続され、ドレイン電極が外部端子６に接続された信号線
に接続されている。このトランジスタＰ１のバックゲー
ト電位としては、電源電圧ＶDDが与えられている。一
方、トランジスタＮ１は、ソース電極とゲート電極とが
共通にされたダイオード接続となっており、ソース電極
がグランド線５に接続され、ドレイン電極が上記の信号
線に接続されている。このトランジスタＮ１のバックゲ
ート電位としてはグランド電位が与えられている。
【０００４】内部回路３は、このＭＯＳＩＣの本来の機
能を実現するための回路であって、通常、外部から端子
６に入力される入力信号ＶINを入力バッファに受け入れ
て回路動作を行ない、その動作結果の出力信号ＶOUT を
出力バッファから外部端子７を介して外部へ出力する。
図４（ａ）には、入力バッファおよび出力バッファの一
例として、ｐチャンネル型ＭＯＳトランジスタＰ２とｎ
チャンネルＭＯＳトランジスタＮ２とで構成されたＣＭ
ＯＳインバータと、ｐチャンネル型ＭＯＳトランジスタ
Ｐ３とｎチャンネル型ＭＯＳトランジスタＮ３とで構成
されたＣＭＯＳインバータを示してある。
能を実現するための回路であって、通常、外部から端子
６に入力される入力信号ＶINを入力バッファに受け入れ
て回路動作を行ない、その動作結果の出力信号ＶOUT を
出力バッファから外部端子７を介して外部へ出力する。
図４（ａ）には、入力バッファおよび出力バッファの一
例として、ｐチャンネル型ＭＯＳトランジスタＰ２とｎ
チャンネルＭＯＳトランジスタＮ２とで構成されたＣＭ
ＯＳインバータと、ｐチャンネル型ＭＯＳトランジスタ
Ｐ３とｎチャンネル型ＭＯＳトランジスタＮ３とで構成
されたＣＭＯＳインバータを示してある。
【０００５】図４（ｂ）に、上記のチップ１のうち保護
回路２の部分の模式的断面図を、抵抗Ｒの部分を省いて
示す。図４（ｂ）を参照すると、保護回路２を構成する
二つのＭＯＳトランジスタのうち、ｎチャンネル型ＭＯ
ＳトランジスタＮ１は、ｐ型シリコン基板８中に形成さ
れており、このシリコン基板８中に設けられたｐ+ 領域
９を介してグランド電位がバックゲート電位として供給
されている。一方、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１は、ｐ型シリコン基板８中に設けられたｎウエル１
０内に形成されており、このｎウエル１０内に設けられ
たｎ+ 領域１１を介して電源電圧ＶDDがバックゲート電
位として与えられている。
回路２の部分の模式的断面図を、抵抗Ｒの部分を省いて
示す。図４（ｂ）を参照すると、保護回路２を構成する
二つのＭＯＳトランジスタのうち、ｎチャンネル型ＭＯ
ＳトランジスタＮ１は、ｐ型シリコン基板８中に形成さ
れており、このシリコン基板８中に設けられたｐ+ 領域
９を介してグランド電位がバックゲート電位として供給
されている。一方、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１は、ｐ型シリコン基板８中に設けられたｎウエル１
０内に形成されており、このｎウエル１０内に設けられ
たｎ+ 領域１１を介して電源電圧ＶDDがバックゲート電
位として与えられている。
【０００６】以下に、このＭＯＳＩＣにおける保護回路
２の保護動作について説明する。図４（ａ），（ｂ）に
おいて、いま、外部端子６に、例えば静電気などによる
プラスの過電圧が印加された場合、ｎウエル１０とｐチ
ャンネル型ＭＯＳトランジスタＰ１のドレイン電極（ｐ
+ 拡散領域１２）が順方向バイアスされることと、トラ
ンジスタＰ１がそのしきい値電圧を越えて導通状態にな
ることとにより、外部端子６に加わった電圧は電源線４
へ放電される。この結果、内部回路３の入力バッファを
構成するｐチャンネル型ＭＯＳトランジスタＰ２および
ｎチャンネル型ＭＯＳトランジスタＮ２のゲート電極に
加わる電圧は緩和され、これらのＭＯＳトランジスタは
静電気による破壊を免れる。
２の保護動作について説明する。図４（ａ），（ｂ）に
おいて、いま、外部端子６に、例えば静電気などによる
プラスの過電圧が印加された場合、ｎウエル１０とｐチ
ャンネル型ＭＯＳトランジスタＰ１のドレイン電極（ｐ
+ 拡散領域１２）が順方向バイアスされることと、トラ
ンジスタＰ１がそのしきい値電圧を越えて導通状態にな
ることとにより、外部端子６に加わった電圧は電源線４
へ放電される。この結果、内部回路３の入力バッファを
構成するｐチャンネル型ＭＯＳトランジスタＰ２および
ｎチャンネル型ＭＯＳトランジスタＮ２のゲート電極に
加わる電圧は緩和され、これらのＭＯＳトランジスタは
静電気による破壊を免れる。
【０００７】一方、外部端子６にマイナスの過電圧が加
わった場合は、ｎチャンネル型ＭＯＳトランジスタＮ１
が導通状態になり、端子６に印加された電圧はグランド
線５から端子６へ放電される。この結果、内部回路３の
入力バッファを構成する二つのＭＯＳトランジスタＰ２
／Ｎ２は過電圧から保護される。
わった場合は、ｎチャンネル型ＭＯＳトランジスタＮ１
が導通状態になり、端子６に印加された電圧はグランド
線５から端子６へ放電される。この結果、内部回路３の
入力バッファを構成する二つのＭＯＳトランジスタＰ２
／Ｎ２は過電圧から保護される。
【０００８】しかも、保護回路２の出力側には抵抗Ｒが
設けられているので、外部端子６に加わる過電圧の波形
が非常に急峻な場合であっても、内部回路３の入力バッ
ファに達する電圧の波形はなだらかになり急激な電位変
動が抑制されるので、この効果によっても入力バッファ
の破壊が起り難くなる。
設けられているので、外部端子６に加わる過電圧の波形
が非常に急峻な場合であっても、内部回路３の入力バッ
ファに達する電圧の波形はなだらかになり急激な電位変
動が抑制されるので、この効果によっても入力バッファ
の破壊が起り難くなる。
【０００９】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＩＣでは、電源電圧の異なる複数のＭＯＳＩＣ用いて、
あるＭＯＳＩＣからの出力信号を他のＭＯＳＩＣの入力
信号とするような場合、後段のＭＯＳＩＣの保護回路で
リーク電流が発生し、このため、誤動作が発生したり消
費電力が増加するなどの障害が起る。以下にその説明を
行なう。
ＩＣでは、電源電圧の異なる複数のＭＯＳＩＣ用いて、
あるＭＯＳＩＣからの出力信号を他のＭＯＳＩＣの入力
信号とするような場合、後段のＭＯＳＩＣの保護回路で
リーク電流が発生し、このため、誤動作が発生したり消
費電力が増加するなどの障害が起る。以下にその説明を
行なう。
【００１０】図５は、図４（ａ）に示したＭＯＳＩＣを
二つ縦列にして用いた場合の接続状態を示す模式的な構
成図である。図５において、前段のＭＯＳＩＣ５０は、
後段のＭＯＳＩＣ６０よりも高い電源電圧で動作する。
図５では、この電源電圧の関係を示すため、ＭＯＳＩＣ
５０の電源電圧をＶDHで表わし、ＭＯＳＩＣ６０の電源
電圧をＶDLで示してある。又、説明の便利のため、前段
のＭＯＳＩＣ５０については、内部回路のうちの出力バ
ッファ（ｐチャンネル型ＭＯＳトランジスタＰ３５とｎ
チャンネル型ＭＯＳトランジスタＮ３５とで構成され
る）だけを示し、一方、後段のＭＯＳＩＣ６０について
は、保護回路（ｐチャンネル型ＭＯＳトランジスタＰ１
６とｎチャンネル型ＭＯＳトランジスタＮ１６と抵抗Ｒ
とで構成される）と、内部回路のうちの入力バッファ
（ｐチャンネル型ＭＯＳトランジスＰ２６とｎチャンネ
ル型ＭＯＳトランジスタＮ２６とで構成される）だけを
示してある。
二つ縦列にして用いた場合の接続状態を示す模式的な構
成図である。図５において、前段のＭＯＳＩＣ５０は、
後段のＭＯＳＩＣ６０よりも高い電源電圧で動作する。
図５では、この電源電圧の関係を示すため、ＭＯＳＩＣ
５０の電源電圧をＶDHで表わし、ＭＯＳＩＣ６０の電源
電圧をＶDLで示してある。又、説明の便利のため、前段
のＭＯＳＩＣ５０については、内部回路のうちの出力バ
ッファ（ｐチャンネル型ＭＯＳトランジスタＰ３５とｎ
チャンネル型ＭＯＳトランジスタＮ３５とで構成され
る）だけを示し、一方、後段のＭＯＳＩＣ６０について
は、保護回路（ｐチャンネル型ＭＯＳトランジスタＰ１
６とｎチャンネル型ＭＯＳトランジスタＮ１６と抵抗Ｒ
とで構成される）と、内部回路のうちの入力バッファ
（ｐチャンネル型ＭＯＳトランジスＰ２６とｎチャンネ
ル型ＭＯＳトランジスタＮ２６とで構成される）だけを
示してある。
【００１１】図５において、いま、前段のＭＯＳＩＣ５
０がＨ（ハイ）レベル信号を出力しているものとする。
すなわちトランジスタＰ３５がオン状態でトランジスタ
Ｎ３５がオフ状態にあって出力用の外部端子７５の電圧
がＶDHであるものとする。このとき、後段のＭＯＳＩＣ
６０においては、保護回路を構成するｐチャンネル型Ｍ
ＯＳトランジスタＰ１６のドレイン電極（ｐ+ 領域１
２）に高い電圧ＶDHが加わる。一方、ｎウエル１０に
は、ウエル電位固定用のｎ+ 領域１１を介して低い電圧
ＶDLが与えられている。従って、トランジスタＰ１６の
ドレイン電極（ｐ+領域１２）とｎウエル１０との間の
ｐｎ接合は順方向にバイアスされる。この結果、前段の
ＭＯＳＩＣ５０の電源線４５と後段のＭＯＳＩＣ６０の
電源線４６との間には、図５中に破線で示すように、電
源線４５→（出力用）外部端子７５→（入力用）外部端
子６６→ｐ+ 領域１２→ｎウエル１０→ｎ+ 領域１１→
電源線４６の電流経路が形成され、大きな電流が流れ
る。
０がＨ（ハイ）レベル信号を出力しているものとする。
すなわちトランジスタＰ３５がオン状態でトランジスタ
Ｎ３５がオフ状態にあって出力用の外部端子７５の電圧
がＶDHであるものとする。このとき、後段のＭＯＳＩＣ
６０においては、保護回路を構成するｐチャンネル型Ｍ
ＯＳトランジスタＰ１６のドレイン電極（ｐ+ 領域１
２）に高い電圧ＶDHが加わる。一方、ｎウエル１０に
は、ウエル電位固定用のｎ+ 領域１１を介して低い電圧
ＶDLが与えられている。従って、トランジスタＰ１６の
ドレイン電極（ｐ+領域１２）とｎウエル１０との間の
ｐｎ接合は順方向にバイアスされる。この結果、前段の
ＭＯＳＩＣ５０の電源線４５と後段のＭＯＳＩＣ６０の
電源線４６との間には、図５中に破線で示すように、電
源線４５→（出力用）外部端子７５→（入力用）外部端
子６６→ｐ+ 領域１２→ｎウエル１０→ｎ+ 領域１１→
電源線４６の電流経路が形成され、大きな電流が流れ
る。
【００１２】従来のＭＯＳＩＣでは、電源電圧の異なる
ＩＣを組合せて用いる場合、上記のような理由により、
後段のＭＯＳＩＣ６０の保護回路にリーク電流が発生す
るので、前段のＭＯＳＩＣ５０の出力バッファの能力，
後段のＭＯＳＩＣ６０でのリーク電流の大きさ或いは入
力バッファの入力容量などによっては、誤動作を起した
り或いは消費電力が増加してしまう。
ＩＣを組合せて用いる場合、上記のような理由により、
後段のＭＯＳＩＣ６０の保護回路にリーク電流が発生す
るので、前段のＭＯＳＩＣ５０の出力バッファの能力，
後段のＭＯＳＩＣ６０でのリーク電流の大きさ或いは入
力バッファの入力容量などによっては、誤動作を起した
り或いは消費電力が増加してしまう。
【００１３】又、上記従来のＭＯＳＩＣでは、内部回路
の入力バッファには保護回路２から抵抗Ｒを介して信号
が入力されるので、急峻な波形の電圧がなだらかにされ
ることによって過渡時におけるＭＯＳトランジスタＰ２
６／Ｎ２６のゲート酸化膜へのストレスは緩和される
が、定常状態ではゲート酸化膜に前段のＭＯＳＩＣ５０
の電源電圧ＶDHに等しい高い電圧が印加されるので、長
期的な信頼性が低下することは避けられない。
の入力バッファには保護回路２から抵抗Ｒを介して信号
が入力されるので、急峻な波形の電圧がなだらかにされ
ることによって過渡時におけるＭＯＳトランジスタＰ２
６／Ｎ２６のゲート酸化膜へのストレスは緩和される
が、定常状態ではゲート酸化膜に前段のＭＯＳＩＣ５０
の電源電圧ＶDHに等しい高い電圧が印加されるので、長
期的な信頼性が低下することは避けられない。
【００１４】近年、ＭＯＳＩＣの高密度化が進み素子が
微細化されるのに伴なって、この微細化された素子に加
わる電界を緩和して素子の信頼性を高めると同時に、Ｍ
ＯＳＩＣの消費電力を低減する目的で、電源電圧を、従
来の５Ｖ系から、例えば３．３Ｖなどのような３Ｖ系に
低圧化したＭＯＳＩＣが用いられるようになってきてい
る。この結果、従来の５Ｖ系の電源電圧で動作するＭＯ
ＳＩＣと３Ｖ系の電源電圧で動作するＭＯＳＩＣとが混
在するような状況のもとにおいては、上記の現象は、電
子回路の構成の柔軟性を妨げる大きな障害になる。
微細化されるのに伴なって、この微細化された素子に加
わる電界を緩和して素子の信頼性を高めると同時に、Ｍ
ＯＳＩＣの消費電力を低減する目的で、電源電圧を、従
来の５Ｖ系から、例えば３．３Ｖなどのような３Ｖ系に
低圧化したＭＯＳＩＣが用いられるようになってきてい
る。この結果、従来の５Ｖ系の電源電圧で動作するＭＯ
ＳＩＣと３Ｖ系の電源電圧で動作するＭＯＳＩＣとが混
在するような状況のもとにおいては、上記の現象は、電
子回路の構成の柔軟性を妨げる大きな障害になる。
【００１５】従って、本発明の目的は、電源電圧の異な
るＭＯＳＩＣを用いた場合、特に、信号を出力する側の
ＭＯＳＩＣの電源電圧が高く、その出力信号を受ける側
のＭＯＳＩＣの電源電圧が低いような用い方をした場合
でも、後段のＭＯＳＩＣでのリーク電流の発生がないよ
うな保護回路を備え、しかも内部回路の入力初段の素子
に過電圧が加わることのない、動作の安定性および信頼
性に優れた半導体集積回路を提供することである。
るＭＯＳＩＣを用いた場合、特に、信号を出力する側の
ＭＯＳＩＣの電源電圧が高く、その出力信号を受ける側
のＭＯＳＩＣの電源電圧が低いような用い方をした場合
でも、後段のＭＯＳＩＣでのリーク電流の発生がないよ
うな保護回路を備え、しかも内部回路の入力初段の素子
に過電圧が加わることのない、動作の安定性および信頼
性に優れた半導体集積回路を提供することである。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
は、外部端子に接続された信号線を通じて伝達される信
号を受けるｎチャンネル型の第１のＭＯＳトランジスタ
を含んで構成される内部回路と、前記信号線と高位電源
線との間に設けられたダイオード接続の第２のＭＯＳト
ランジスタおよび前記信号線と低位電源線との間に設け
られたダイオード接続の第３のＭＯＳトランジスタのダ
イオード動作により前記内部回路を構成するＭＯＳトラ
ンジスタを前記信号線に加わる過大電圧から保護する保
護回路とを備えた半導体集積回路であって、前記第２の
ＭＯＳトランジスタおよび前記第３のＭＯＳトランジス
タのそれぞれをｎチャンネル型ＭＯＳトランジスタで構
成し、これら二つのＭＯＳトランジスタのうち、少くと
も、ゲート電極が前記信号線に接続されるＭＯＳトラン
ジスタのしきい値電圧を、前記内部回路内の前記第１の
ＭＯＳトランジスタのしきい値電圧よりも高くしたこと
を特徴とする。
は、外部端子に接続された信号線を通じて伝達される信
号を受けるｎチャンネル型の第１のＭＯＳトランジスタ
を含んで構成される内部回路と、前記信号線と高位電源
線との間に設けられたダイオード接続の第２のＭＯＳト
ランジスタおよび前記信号線と低位電源線との間に設け
られたダイオード接続の第３のＭＯＳトランジスタのダ
イオード動作により前記内部回路を構成するＭＯＳトラ
ンジスタを前記信号線に加わる過大電圧から保護する保
護回路とを備えた半導体集積回路であって、前記第２の
ＭＯＳトランジスタおよび前記第３のＭＯＳトランジス
タのそれぞれをｎチャンネル型ＭＯＳトランジスタで構
成し、これら二つのＭＯＳトランジスタのうち、少くと
も、ゲート電極が前記信号線に接続されるＭＯＳトラン
ジスタのしきい値電圧を、前記内部回路内の前記第１の
ＭＯＳトランジスタのしきい値電圧よりも高くしたこと
を特徴とする。
【００１７】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明を電源電圧
３Ｖ系のＭＯＳＩＣに適用した第１の実施例の回路図で
ある。同図を参照すると、本実施例が図４（ａ）に示す
従来のＭＯＳＩＣと異なるのは、保護回路２１の部分で
ある。尚、内部回路３の部分は従来のＭＯＳＩＣにおけ
るものと同様であるので、ブロックだけを示し詳細は図
示省略する。
を参照して説明する。図１（ａ）は、本発明を電源電圧
３Ｖ系のＭＯＳＩＣに適用した第１の実施例の回路図で
ある。同図を参照すると、本実施例が図４（ａ）に示す
従来のＭＯＳＩＣと異なるのは、保護回路２１の部分で
ある。尚、内部回路３の部分は従来のＭＯＳＩＣにおけ
るものと同様であるので、ブロックだけを示し詳細は図
示省略する。
【００１８】本実施例の保護回路２１は、直列に接続さ
れたダイオード接続の二つのｎチャンネル型ＭＯＳトラ
ンジスタＮ４／Ｎ１と、保護回路の出力端に接続された
ｎチャンネル型ＭＯＳトランジスタＮ５とからなってい
る。トランジスタＮ４は、ソース電極とゲート電極とが
共通にされて信号線に接続され、ドレイン電極が電源線
４に接続されている。トランジスタＮ１は、ドレイン電
極とゲート電極とが共通されて信号線に接続され、ソー
ス電極がグランド線５に接続されている。トランジスタ
Ｎ５は、ドレイン電極が信号線に接続され、ソース電極
が内部回路３の入力端に接続されている。これら三つの
ｎチャンネル型ＭＯＳトランジスタは、フィールド領域
と呼ばれる素子分離領域に形成されており、この領域の
厚い（数１００ｎｍ程度）シリコン酸化膜をゲート絶縁
膜として用いている。従って、これらのトランジスタ
は、内部回路３を構成するｎチャンネル型ＭＯＳトラン
ジスタのゲート酸化膜厚が２０〜３０ｎｍ程度と薄くそ
のしきい値電圧が０．７Ｖ程度と低いのに比べて、約１
２Ｖ程度と高いしきい値電圧をもっている。
れたダイオード接続の二つのｎチャンネル型ＭＯＳトラ
ンジスタＮ４／Ｎ１と、保護回路の出力端に接続された
ｎチャンネル型ＭＯＳトランジスタＮ５とからなってい
る。トランジスタＮ４は、ソース電極とゲート電極とが
共通にされて信号線に接続され、ドレイン電極が電源線
４に接続されている。トランジスタＮ１は、ドレイン電
極とゲート電極とが共通されて信号線に接続され、ソー
ス電極がグランド線５に接続されている。トランジスタ
Ｎ５は、ドレイン電極が信号線に接続され、ソース電極
が内部回路３の入力端に接続されている。これら三つの
ｎチャンネル型ＭＯＳトランジスタは、フィールド領域
と呼ばれる素子分離領域に形成されており、この領域の
厚い（数１００ｎｍ程度）シリコン酸化膜をゲート絶縁
膜として用いている。従って、これらのトランジスタ
は、内部回路３を構成するｎチャンネル型ＭＯＳトラン
ジスタのゲート酸化膜厚が２０〜３０ｎｍ程度と薄くそ
のしきい値電圧が０．７Ｖ程度と低いのに比べて、約１
２Ｖ程度と高いしきい値電圧をもっている。
【００１９】図１（ｂ）に、図１（ａ）における保護回
路２１の部分の断面構造と、外部端子６にプラスの過電
圧が加わった場合の放電経路とを、トランジスタＮ５を
省いて、模式的に示す。図１（ａ），（ｂ）において、
電源電圧ＶDDを３．３Ｖであるとし、外部端子６に５Ｖ
の電圧が加わった場合を考える。印加される５Ｖの電圧
は、電源電圧５Ｖ系のＭＯＳＩＣのＨ（ハイ）レベル信
号に相当する。即ち、本実施例の前段に５Ｖ系のＭＯＳ
ＩＣが接続され、通常動作状態でのＨ（ハイ）レベル信
号が本実施例の（入力用）外部端子６に入力された場合
である。このとき、本実施例の保護回路２１を構成する
ｎチャンネル型ＭＯＳトランジスタＮ４／Ｎ１は、しき
い値電圧が１２Ｖと高いのでいずれも導通せず、Ｈ（ハ
イ）レベルの入力信号は、ｎチャンネル型ＭＯＳトラン
ジスタＮ５を通って内部回路３に入力される。このと
き、入力信号のＨ（ハイ）レベルはトランジスタＮ５に
よって、そのゲート電圧からしきい値電圧分をマイナス
した電圧にレベル変換され、低い値になって内部回路３
に与えられる。
路２１の部分の断面構造と、外部端子６にプラスの過電
圧が加わった場合の放電経路とを、トランジスタＮ５を
省いて、模式的に示す。図１（ａ），（ｂ）において、
電源電圧ＶDDを３．３Ｖであるとし、外部端子６に５Ｖ
の電圧が加わった場合を考える。印加される５Ｖの電圧
は、電源電圧５Ｖ系のＭＯＳＩＣのＨ（ハイ）レベル信
号に相当する。即ち、本実施例の前段に５Ｖ系のＭＯＳ
ＩＣが接続され、通常動作状態でのＨ（ハイ）レベル信
号が本実施例の（入力用）外部端子６に入力された場合
である。このとき、本実施例の保護回路２１を構成する
ｎチャンネル型ＭＯＳトランジスタＮ４／Ｎ１は、しき
い値電圧が１２Ｖと高いのでいずれも導通せず、Ｈ（ハ
イ）レベルの入力信号は、ｎチャンネル型ＭＯＳトラン
ジスタＮ５を通って内部回路３に入力される。このと
き、入力信号のＨ（ハイ）レベルはトランジスタＮ５に
よって、そのゲート電圧からしきい値電圧分をマイナス
した電圧にレベル変換され、低い値になって内部回路３
に与えられる。
【００２０】一方、外部端子６に１２Ｖ以上のプラスの
過電圧が印加された場合、信号線の電位が上昇し二つの
ｎチャンネルＭＯＳトランジスタＮ４／Ｎ１がダイオー
ド特性のしきい値を越えて導通状態になるので、図１
（ｂ）中に破線で示すような電流経路が形成される。こ
の結果、信号線の電圧は電源線４とグランド線５にそれ
ぞれ放電され、過電圧は内部回路３には加わらない。
過電圧が印加された場合、信号線の電位が上昇し二つの
ｎチャンネルＭＯＳトランジスタＮ４／Ｎ１がダイオー
ド特性のしきい値を越えて導通状態になるので、図１
（ｂ）中に破線で示すような電流経路が形成される。こ
の結果、信号線の電圧は電源線４とグランド線５にそれ
ぞれ放電され、過電圧は内部回路３には加わらない。
【００２１】逆に、外部端子６にマイナスの過電圧が印
加された場合、ｎ+ 拡散領域（ｎチャンネル型ＭＯＳト
ランジスタＮ４のソース電極であり、且つｎチャンネル
型ＭＯＳトランジスタＮ１のドレイン電極）１３とｐ型
シリコン基板８との間のｐｎ接合が順方向にバイアスさ
れ、図１（ｃ）中に破線で示すような電流経路が形成さ
れる。この結果、信号線の過電圧はグランド線５から基
板８を通って外部端子６へ放電され、内部回路３には加
わらない。
加された場合、ｎ+ 拡散領域（ｎチャンネル型ＭＯＳト
ランジスタＮ４のソース電極であり、且つｎチャンネル
型ＭＯＳトランジスタＮ１のドレイン電極）１３とｐ型
シリコン基板８との間のｐｎ接合が順方向にバイアスさ
れ、図１（ｃ）中に破線で示すような電流経路が形成さ
れる。この結果、信号線の過電圧はグランド線５から基
板８を通って外部端子６へ放電され、内部回路３には加
わらない。
【００２２】上述の動作説明から分るように、本実施例
における保護回路では、外部端子６にプラスの電圧が加
わる場合、ｎチャンネル型ＭＯＳトランジスタＮ４／Ｎ
１のしきい値電圧（本実施例では、１２Ｖ）までは、こ
れら二つのＭＯＳトランジスタはオフ状態にある。した
がって通常の動作状態におけるＨ（ハイ）レベル程度の
電圧では、外部端子６から電源線４またはグランド線５
に通じる電流経路は全くないので、電源電圧が高いＭＯ
ＳＩＣを前段に用いても通常動作のときにリーク電流が
生じることはない。一方、プラスまたはマイナスの過電
圧が信号線に加わったときには、内部回路３の素子は確
実に保護される。しかも、ｎチャンネル型ＭＯＳトラン
ジスタＮ５の作用により、内部回路３に入力される信号
のＨ（ハイ）レベルは低電圧にレベル変換されているの
で、内部回路３の受けるストレスは緩和され信頼性が向
上する。
における保護回路では、外部端子６にプラスの電圧が加
わる場合、ｎチャンネル型ＭＯＳトランジスタＮ４／Ｎ
１のしきい値電圧（本実施例では、１２Ｖ）までは、こ
れら二つのＭＯＳトランジスタはオフ状態にある。した
がって通常の動作状態におけるＨ（ハイ）レベル程度の
電圧では、外部端子６から電源線４またはグランド線５
に通じる電流経路は全くないので、電源電圧が高いＭＯ
ＳＩＣを前段に用いても通常動作のときにリーク電流が
生じることはない。一方、プラスまたはマイナスの過電
圧が信号線に加わったときには、内部回路３の素子は確
実に保護される。しかも、ｎチャンネル型ＭＯＳトラン
ジスタＮ５の作用により、内部回路３に入力される信号
のＨ（ハイ）レベルは低電圧にレベル変換されているの
で、内部回路３の受けるストレスは緩和され信頼性が向
上する。
【００２３】次に本発明の第２の実施例について説明す
る。図２は、本発明の第２の実施例の構成を示す回路図
である。本実施例における保護回路２２は、ｎチャンネ
ル型ＭＯＳトランジスタＮ４のゲート電極がドレイン電
極と共通にされて電源線４に接続されている点が第１の
実施例と異なっている。図２において、外部端子６にプ
ラスの過電圧（１２Ｖ以上）が加わった場合、ｎチャン
ネル型ＭＯＳトランジスタＮ１が導通状態になる。従っ
て、信号線に印加された過電圧はトランジスタＮ１を通
ってグランド線５に放電される。一方、マイナスの過電
圧が加わると、ｎチャンネル型ＭＯＳトランジスタＮ４
がしきい値を越えて導通すると共に、ｐ型シリコン基板
とトランジスタＮ４のソース電極（すなわちｎチャンネ
ル型ＭＯＳトランジスタＮ１のドレイン電極）のｎ+ 領
域のｐｎ接合が順方向にバイアスされるので、電源線４
から外部端子６への電流経路とグランド線５から外部端
子６への電流経路が形成されて、過電圧が放電される。
本実施例においては、外部端子６にプラスの電圧が加わ
った場合、ｎチャンネル型ＭＯＳトランジスタＮ４は、
ゲートバイアス電圧が０ＶのＭＯＳトランジスタと同等
になるので、プラス電圧の如何に拘らず電流は流れな
い。したがってこのトランジスタＮ４のしきい値電圧は
トランジスタＮ１の場合とは異なって、特に１２Ｖのよ
うな高い値に設定する必要はなく、内部回路３のＭＯＳ
トランジスタと同程度のしきい値電圧でも、通常の回路
動作および保護動作に支障はない。
る。図２は、本発明の第２の実施例の構成を示す回路図
である。本実施例における保護回路２２は、ｎチャンネ
ル型ＭＯＳトランジスタＮ４のゲート電極がドレイン電
極と共通にされて電源線４に接続されている点が第１の
実施例と異なっている。図２において、外部端子６にプ
ラスの過電圧（１２Ｖ以上）が加わった場合、ｎチャン
ネル型ＭＯＳトランジスタＮ１が導通状態になる。従っ
て、信号線に印加された過電圧はトランジスタＮ１を通
ってグランド線５に放電される。一方、マイナスの過電
圧が加わると、ｎチャンネル型ＭＯＳトランジスタＮ４
がしきい値を越えて導通すると共に、ｐ型シリコン基板
とトランジスタＮ４のソース電極（すなわちｎチャンネ
ル型ＭＯＳトランジスタＮ１のドレイン電極）のｎ+ 領
域のｐｎ接合が順方向にバイアスされるので、電源線４
から外部端子６への電流経路とグランド線５から外部端
子６への電流経路が形成されて、過電圧が放電される。
本実施例においては、外部端子６にプラスの電圧が加わ
った場合、ｎチャンネル型ＭＯＳトランジスタＮ４は、
ゲートバイアス電圧が０ＶのＭＯＳトランジスタと同等
になるので、プラス電圧の如何に拘らず電流は流れな
い。したがってこのトランジスタＮ４のしきい値電圧は
トランジスタＮ１の場合とは異なって、特に１２Ｖのよ
うな高い値に設定する必要はなく、内部回路３のＭＯＳ
トランジスタと同程度のしきい値電圧でも、通常の回路
動作および保護動作に支障はない。
【００２４】次に、図３（ａ）は、本発明の第３の実施
例の構成を示す回路図である。図３（ａ）を参照する
と、本実施例における保護回路２３は、ｎチャンネル型
ＭＯＳトランジスタＮ１のゲート電極とソース電極とが
共通にされてグランド線５に接続されている点が、第１
の実施例と異なっている。図３（ａ）において、外部端
子６にプラスの過電圧が印加された場合、ｎチャンネル
型ＭＯＳトランジスタＮ４がしきいを越えて導通状態と
なる。従って、外部端子６に加わった過電圧は、トラン
ジスタＮ４を通って電源線４に放電され、内部回路３に
は印加されない。これに対して、マイナスの過電圧が外
部端子６に加わると、ｎチャンネル型ＭＯＳトランジス
タＮ１が導通すると共に、ｐ型シリコン基板とトランジ
スタＮ１のドレイン電極（すなわちｎチャンネル型ＭＯ
ＳトランジスタＮ４のソース電極）のｎ+ 領域とのｐｎ
接合が順方向にバイアスされる。このため、外部端子６
からグランド線５への電流経路が形成され、過電圧はグ
ランド線５に放電される。本実施例においては、外部端
子６にプラスの電圧が加わった場合、ｎチャンネル型Ｍ
ＯＳトランジスタＮ１は、ゲートバイアス電圧が０Ｖの
ＭＯＳトランジスタと同等になるので、プラス電圧の如
何に拘らず電流は流れない。したがってこのトランジス
タＮ１のしきい値電圧は、トランジスタＮ４の場合とは
異なって、特に１２Ｖのような高い値に設定する必要は
なく、内部回路３のＭＯＳトランジスタと同程度のしき
い値電圧でも、通常の回路動作および保護動作に支障は
ない。
例の構成を示す回路図である。図３（ａ）を参照する
と、本実施例における保護回路２３は、ｎチャンネル型
ＭＯＳトランジスタＮ１のゲート電極とソース電極とが
共通にされてグランド線５に接続されている点が、第１
の実施例と異なっている。図３（ａ）において、外部端
子６にプラスの過電圧が印加された場合、ｎチャンネル
型ＭＯＳトランジスタＮ４がしきいを越えて導通状態と
なる。従って、外部端子６に加わった過電圧は、トラン
ジスタＮ４を通って電源線４に放電され、内部回路３に
は印加されない。これに対して、マイナスの過電圧が外
部端子６に加わると、ｎチャンネル型ＭＯＳトランジス
タＮ１が導通すると共に、ｐ型シリコン基板とトランジ
スタＮ１のドレイン電極（すなわちｎチャンネル型ＭＯ
ＳトランジスタＮ４のソース電極）のｎ+ 領域とのｐｎ
接合が順方向にバイアスされる。このため、外部端子６
からグランド線５への電流経路が形成され、過電圧はグ
ランド線５に放電される。本実施例においては、外部端
子６にプラスの電圧が加わった場合、ｎチャンネル型Ｍ
ＯＳトランジスタＮ１は、ゲートバイアス電圧が０Ｖの
ＭＯＳトランジスタと同等になるので、プラス電圧の如
何に拘らず電流は流れない。したがってこのトランジス
タＮ１のしきい値電圧は、トランジスタＮ４の場合とは
異なって、特に１２Ｖのような高い値に設定する必要は
なく、内部回路３のＭＯＳトランジスタと同程度のしき
い値電圧でも、通常の回路動作および保護動作に支障は
ない。
【００２５】これまでの三つの実施例においては、本発
明を内部回路の入力バッファの保護に適用した場合につ
いて説明したが、本発明はこれに限られるものではな
く、以下に述べる第４の実施例のように、出力バッファ
の保護に用いることもできる。図３（ｂ）は、本発明の
第４の実施例の構成を示す回路図である。同図を参照す
ると、本実施例では、高い電源電圧ＶDH（例えば、５Ｖ
系）で動作するＭＯＳＩＣ７０の出力信号を、５Ｖ系の
ＭＯＳＩＣ８０の入力用外部端子６８に入力するように
構成されている。ＭＯＳＩＣ８０の外部端子６８には、
更にＭＯＳＩＣ９０からの出力信号が入力される。この
ＭＯＳＩＣ９０は、低い電源電圧ＶDL（例えば、３Ｖ
系）で動作する。上記の構成で、いま、ＭＯＳＩＣ７０
がＨ（ハイ）レベルの信号を出力すると、このＨ（ハ
イ）レベル電圧はＭＯＳＩＣ９０の出力用外部端子７９
を介して、ＭＯＳＩＣ９０の出力バッファ（ｐチャンネ
ル型ＭＯＳトランジスタＰ３９とｎチャンネル型ＭＯＳ
トランジスタＮ３９とにより構成される）に印加され
る。ところが、このＭＯＳＩＣ９０の出力バッファと出
力用外部端子７９との間には、第３の実施例で用いたと
同じ保護回路（ｎチャンネル型ＭＯＳトランジスタＮ４
９，Ｎ１９，Ｎ５９で構成される）が設けられているの
で、この保護回路の動作によって、出力バッファ回路の
ＭＯＳトランジスタＰ３９／Ｎ３９は、プラスまたはマ
イナスの過電圧から保護される。
明を内部回路の入力バッファの保護に適用した場合につ
いて説明したが、本発明はこれに限られるものではな
く、以下に述べる第４の実施例のように、出力バッファ
の保護に用いることもできる。図３（ｂ）は、本発明の
第４の実施例の構成を示す回路図である。同図を参照す
ると、本実施例では、高い電源電圧ＶDH（例えば、５Ｖ
系）で動作するＭＯＳＩＣ７０の出力信号を、５Ｖ系の
ＭＯＳＩＣ８０の入力用外部端子６８に入力するように
構成されている。ＭＯＳＩＣ８０の外部端子６８には、
更にＭＯＳＩＣ９０からの出力信号が入力される。この
ＭＯＳＩＣ９０は、低い電源電圧ＶDL（例えば、３Ｖ
系）で動作する。上記の構成で、いま、ＭＯＳＩＣ７０
がＨ（ハイ）レベルの信号を出力すると、このＨ（ハ
イ）レベル電圧はＭＯＳＩＣ９０の出力用外部端子７９
を介して、ＭＯＳＩＣ９０の出力バッファ（ｐチャンネ
ル型ＭＯＳトランジスタＰ３９とｎチャンネル型ＭＯＳ
トランジスタＮ３９とにより構成される）に印加され
る。ところが、このＭＯＳＩＣ９０の出力バッファと出
力用外部端子７９との間には、第３の実施例で用いたと
同じ保護回路（ｎチャンネル型ＭＯＳトランジスタＮ４
９，Ｎ１９，Ｎ５９で構成される）が設けられているの
で、この保護回路の動作によって、出力バッファ回路の
ＭＯＳトランジスタＰ３９／Ｎ３９は、プラスまたはマ
イナスの過電圧から保護される。
【００２６】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、高位電源線と低位電源線との間に、ダイオー
ド接続された二つのｎチャンネル型ＭＯＳトランジスタ
を直列に接続した構成の保護回路を備えている。そし
て、二つのＭＯＳトランジスタのうち少なくとも、ゲー
ト電極が信号線に接続される方のトランジスタのしきい
値電圧を、通常の動作における信号のＨ（ハイ）レベル
程度の電圧より高いしきい値電圧を持つようにしてい
る。これにより本発明によれば、電源電圧の異なる複数
の半導体集積回路を組合せて用いる場合に電源電圧の低
い方の半導体集積回路に起り易い、保護回路でのリーク
電流発生を防止することができるので、誤動作の発生お
よび消費電力の増加のない回路システムを構成すること
ができる。
積回路は、高位電源線と低位電源線との間に、ダイオー
ド接続された二つのｎチャンネル型ＭＯＳトランジスタ
を直列に接続した構成の保護回路を備えている。そし
て、二つのＭＯＳトランジスタのうち少なくとも、ゲー
ト電極が信号線に接続される方のトランジスタのしきい
値電圧を、通常の動作における信号のＨ（ハイ）レベル
程度の電圧より高いしきい値電圧を持つようにしてい
る。これにより本発明によれば、電源電圧の異なる複数
の半導体集積回路を組合せて用いる場合に電源電圧の低
い方の半導体集積回路に起り易い、保護回路でのリーク
電流発生を防止することができるので、誤動作の発生お
よび消費電力の増加のない回路システムを構成すること
ができる。
【００２７】又、本発明によれば、外部回路の信号をト
ランスファゲートとしてのｎチャンネル型ＭＯＳトラン
ジスタを介して内部回路に伝達することにより、急峻な
電圧波形を緩やかにすると共に、高い信号レベルを低電
圧にレベル変換して内部回路に入力することができるの
で、長期の使用における信頼性を向上させることができ
る。
ランスファゲートとしてのｎチャンネル型ＭＯＳトラン
ジスタを介して内部回路に伝達することにより、急峻な
電圧波形を緩やかにすると共に、高い信号レベルを低電
圧にレベル変換して内部回路に入力することができるの
で、長期の使用における信頼性を向上させることができ
る。
【図１】分図（ａ）は、本発明の第１の実施例の構成を
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路において、プラスの過電圧が印加された場合の保護動
作を説明するための模式的断面図である。分図（ｃ）
は、分図（ａ）に示す回路において、マイナスの過電圧
が印加された場合の保護動作を説明するための模式的断
面図である。
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路において、プラスの過電圧が印加された場合の保護動
作を説明するための模式的断面図である。分図（ｃ）
は、分図（ａ）に示す回路において、マイナスの過電圧
が印加された場合の保護動作を説明するための模式的断
面図である。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】分図（ａ）は、本発明の第３の実施例の構成を
示す回路図である。分図（ｂ）は、本発明の第４の実施
例の構成を示す回路図である。
示す回路図である。分図（ｂ）は、本発明の第４の実施
例の構成を示す回路図である。
【図４】分図（ａ）は、従来の半導体集積回路の一例の
構成を示す回路図である。分図（ｂ）は、分図（ａ）に
示す回路の保護回路部分の模式的断面図である。
構成を示す回路図である。分図（ｂ）は、分図（ａ）に
示す回路の保護回路部分の模式的断面図である。
【図５】図４（ａ）に示す回路において、電源電圧より
高い電圧の信号が加わった場合のリーク電流の発生を説
明するための模式的断面図である。
高い電圧の信号が加わった場合のリーク電流の発生を説
明するための模式的断面図である。
１ チップ ２，２１，２２，２３ 保護回路 ３ 内部回路 ４，４５，４６ 電源線 ５ グランド線 ６，６６，６８ 入力用外部端子 ７，７５，７９ 出力用外部端子 ８ ｐ型シリコン基板 ９，１２ ｐ+ 領域 １０ ｎウエル １１，１３ ｎ+ 領域 ５０，６０，７０，８０，９０ ＭＯＳＩＣ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/003
Claims (5)
- 【請求項１】 外部端子に接続された信号線を通じて伝
達される信号を受けるｎチャンネル型の第１のＭＯＳト
ランジスタを含んで構成される信号処理回路と、前記信
号線と高位電源線との間に設けられたダイオード接続の
第２のＭＯＳトランジスタおよび前記信号線と低位電源
線との間に設けられたダイオード接続の第３のＭＯＳト
ランジスタのダイオード動作により前記信号処理回路を
構成するＭＯＳトランジスタを前記信号線に加わる過大
電圧から保護する保護回路とを備えた半導体集積回路に
おいて、 前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳ
トランジスタのそれぞれをｎチャンネル型ＭＯＳトラン
ジスタで構成し、 前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳ
トランジスタのうち、少くとも、ゲート電極が前記信号
線に接続されるＭＯＳトランジスタのしきい値電圧を、
前記信号処理回路内の前記第１のＭＯＳトランジスタの
しきい値電圧よりも高くしたことを特徴とする半導体集
積回路。 - 【請求項２】 外部端子に接続された信号線を通じて伝
達される信号を受けるｎチャンネル型の第１のＭＯＳト
ランジスタを含んで構成される信号処理回路と、 ドレイン電極が高位電源線に接続されソース電極とゲー
ト電極とが共通にされて前記信号線に接続されたｎチャ
ンネル型の第２のＭＯＳトランジスタと、ドレイン電極
とゲート電極とが共通にされて前記信号線に接続されソ
ース電極が低位電源線に接続されたｎチャンネル型の第
３のＭＯＳトランジスタとからなる保護回路とを含み、 前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳ
トランジスタが、前記信号処理回路を構成する前記第１
のＭＯＳトランジスタのしきい値電圧より高いしきい値
電圧を有することを特徴とする半導体集積回路。 - 【請求項３】 外部端子に接続された信号線を通じて伝
達される信号を受けるｎチャンネル型の第１のＭＯＳト
ランジスタを含んで構成される信号処理回路と、 ドレイン電極とゲート電極とが共通にされて高位電源線
に接続されソース電極が前記信号線に接続されたｎチャ
ンネル型の第２のＭＯＳトランジスタと、ドレイン電極
とゲート電極とが共通にされて前記信号線に接続されソ
ース電極が低位電源線に接続されたｎチャンネル型の第
３のＭＯＳトランジスタとからなる保護回路とを含み、 前記第３のＭＯＳトランジスタが、前記信号処理回路を
構成する前記第１のＭＯＳトランジスタのしきい値電圧
より高いしきい値電圧を有することを特徴とする半導体
集積回路。 - 【請求項４】 外部端子に接続された信号線を通じて伝
達される信号を受けるｎチャンネル型の第１のＭＯＳト
ランジスタを含んで構成される信号処理回路と、 ドレイン電極が高位電源線に接続されソース電極とゲー
ト電極とが共通にされて前記信号線に接続されたｎチャ
ンネル型の第２のＭＯＳトランジスタと、ドレイン電極
が前記信号線に接続されソース電極とゲート電極とが共
通にされて低位電源線に接続されたｎチャンネル型の第
３のＭＯＳトランジスタとからなる保護回路とを含み、 前記第２のＭＯＳトランジスタが、前記信号処理回路を
構成する前記第１のＭＯＳトランジスタのしきい値電圧
より高いしきい値電圧を有することを特徴とする半導体
集積回路。 - 【請求項５】 請求項１，請求項２，請求項３および請
求項４載の半導体集積回路において、 前記信号線と前記第２のＭＯＳトランジスタおよび前記
第３のＭＯＳトランジスタとの接続点と前記信号処理回
路の前記第１のＭＯＳトランジスタとの間に、ｎチャン
ネル型ＭＯＳトランジスタを電流経路を形成するように
設け、このｎチャンネル型ＭＯＳトランジスタのゲート
電極を前記高位電源線に接続したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008732A JP2871986B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008732A JP2871986B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224728A JPH06224728A (ja) | 1994-08-12 |
| JP2871986B2 true JP2871986B2 (ja) | 1999-03-17 |
Family
ID=11701132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008732A Expired - Fee Related JP2871986B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871986B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3906784B2 (ja) * | 2002-11-25 | 2007-04-18 | 株式会社デンソー | クランプ回路 |
-
1993
- 1993-01-22 JP JP5008732A patent/JP2871986B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06224728A (ja) | 1994-08-12 |
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