JPH1168038A - 半導体集積回路装置における静電破壊保護回路 - Google Patents
半導体集積回路装置における静電破壊保護回路Info
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- JPH1168038A JPH1168038A JP9214603A JP21460397A JPH1168038A JP H1168038 A JPH1168038 A JP H1168038A JP 9214603 A JP9214603 A JP 9214603A JP 21460397 A JP21460397 A JP 21460397A JP H1168038 A JPH1168038 A JP H1168038A
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- 238000010586 diagram Methods 0.000 description 8
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- 239000000758 substrate Substances 0.000 description 2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】異常静電気によって保護用のトランジスタが破
壊しないように工夫した新規且つ有効な静電破壊保護回
路を提供する。 【解決手段】静電破壊保護回路は、外部接続端子につな
がる信号線路２とグランド間にソース・ドレインが接続
された第１のＰチャンネル型のＭＯＳトランジスタＴ１
と、ドレインが前記第１のＭＯＳトランジスタＴ１のゲ
ートに接続され、ソースが第１抵抗Ｒ１を介して電源ラ
イン４に接続され、ゲートが第２抵抗Ｒ２を介してグラ
ンドに接続されたＰチャンネル型の第２のＭＯＳトラン
ジスタＱ１とから成っている。
壊しないように工夫した新規且つ有効な静電破壊保護回
路を提供する。 【解決手段】静電破壊保護回路は、外部接続端子につな
がる信号線路２とグランド間にソース・ドレインが接続
された第１のＰチャンネル型のＭＯＳトランジスタＴ１
と、ドレインが前記第１のＭＯＳトランジスタＴ１のゲ
ートに接続され、ソースが第１抵抗Ｒ１を介して電源ラ
イン４に接続され、ゲートが第２抵抗Ｒ２を介してグラ
ンドに接続されたＰチャンネル型の第２のＭＯＳトラン
ジスタＱ１とから成っている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
における静電破壊保護回路に関するものである。
における静電破壊保護回路に関するものである。
【０００２】
【従来の技術】ＬＳＩ等の半導体集積回路装置の入出力
端子に例えば人の手指が触れると、異常な静電気が内部
回路に印加されるので、半導体集積回路装置が破損する
ことがある。尚、このような手指の接触による静電気が
印加されるのは、半導体集積回路装置が不作動状態のと
き、例えば半導体集積回路装置の回路基板への実装又は
それに至る作業時に起こりやすい。
端子に例えば人の手指が触れると、異常な静電気が内部
回路に印加されるので、半導体集積回路装置が破損する
ことがある。尚、このような手指の接触による静電気が
印加されるのは、半導体集積回路装置が不作動状態のと
き、例えば半導体集積回路装置の回路基板への実装又は
それに至る作業時に起こりやすい。
【０００３】静電気による破壊を防止するために半導体
集積回路装置内には簡単な保護回路が設けられている。
図７は従来の保護回路を示している。同図において、１
００はバッファ等を含む入出力回路であり、１０１はパ
ッド１０２につながる信号線路である。パッド１０２は
更に外部接続出力端子に接続される。１０３はドレイン
が信号線路１０１に接続され、ソースがグランドに接続
されたＮチャンネルＭＯＳトランジスタであり、そのゲ
ートはグランドに接続されている。
集積回路装置内には簡単な保護回路が設けられている。
図７は従来の保護回路を示している。同図において、１
００はバッファ等を含む入出力回路であり、１０１はパ
ッド１０２につながる信号線路である。パッド１０２は
更に外部接続出力端子に接続される。１０３はドレイン
が信号線路１０１に接続され、ソースがグランドに接続
されたＮチャンネルＭＯＳトランジスタであり、そのゲ
ートはグランドに接続されている。
【０００４】この回路において、今パッド１０２に外部
より異常な静電気が与えられた場合、ドレイン・ソース
間のパンチスルー（ＭＯＳトランジスタ１０３の通常の
ＯＮ動作でなく、ソース・ドレイン間に高電圧がかかる
ことによりソース・ドレインがつながって電流が流れる
現象）によって、その静電気がグランドへ側路される。
これによって入出力回路１００及び他の内部回路の破壊
が防止される。
より異常な静電気が与えられた場合、ドレイン・ソース
間のパンチスルー（ＭＯＳトランジスタ１０３の通常の
ＯＮ動作でなく、ソース・ドレイン間に高電圧がかかる
ことによりソース・ドレインがつながって電流が流れる
現象）によって、その静電気がグランドへ側路される。
これによって入出力回路１００及び他の内部回路の破壊
が防止される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、異常な静電気が印加されたとき、トランジス
タ１０３のドレインＤとゲートＧ間に大きな静電圧がか
かって、トランジスタ１０３のゲート絶縁膜が破壊され
てしまうという欠点があった。
来例では、異常な静電気が印加されたとき、トランジス
タ１０３のドレインＤとゲートＧ間に大きな静電圧がか
かって、トランジスタ１０３のゲート絶縁膜が破壊され
てしまうという欠点があった。
【０００６】本発明はこのような点に鑑みなされたもの
であって、異常静電気によって保護用のトランジスタが
破壊しないように工夫した新規且つ有効な静電破壊保護
回路を提供することを目的とする。
であって、異常静電気によって保護用のトランジスタが
破壊しないように工夫した新規且つ有効な静電破壊保護
回路を提供することを目的とする。
【０００７】上記の目的を達成するため請求項１の発明
による静電破壊保護回路は、外部接続端子につながる信
号線路とグランド間にソース・ドレインが接続された第
１のＰチャンネル型のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのゲートに接続され、
ソースが第１抵抗を介して電源ラインに接続され、ゲー
トが第２抵抗を介してグランドに接続されたＰチャンネ
ル型の第２のＭＯＳトランジスタとから成っている。
による静電破壊保護回路は、外部接続端子につながる信
号線路とグランド間にソース・ドレインが接続された第
１のＰチャンネル型のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのゲートに接続され、
ソースが第１抵抗を介して電源ラインに接続され、ゲー
トが第２抵抗を介してグランドに接続されたＰチャンネ
ル型の第２のＭＯＳトランジスタとから成っている。
【０００８】このような構成によると、外部接続端子を
通して異常な静電気が印加されると、第１のＭＯＳトラ
ンジスタのソース・ドレイン間にパンチスルーが生じ、
信号線路と、グランド間に電流が流れ、異常静電気が急
速に緩和される。また、第１のＭＯＳトランジスタのゲ
ートは第２のＭＯＳトランジスタによって電気的に浮い
た状態（遮断された状態）となっているので、第１のＭ
ＯＳトランジスタのソースとゲート間に前記異常電圧が
かかることない。従って、そのゲート絶縁膜が破壊する
こともない。
通して異常な静電気が印加されると、第１のＭＯＳトラ
ンジスタのソース・ドレイン間にパンチスルーが生じ、
信号線路と、グランド間に電流が流れ、異常静電気が急
速に緩和される。また、第１のＭＯＳトランジスタのゲ
ートは第２のＭＯＳトランジスタによって電気的に浮い
た状態（遮断された状態）となっているので、第１のＭ
ＯＳトランジスタのソースとゲート間に前記異常電圧が
かかることない。従って、そのゲート絶縁膜が破壊する
こともない。
【０００９】一方、第２のＭＯＳトランジスタについて
電源ラインに異常な静電気が印加されたとき、その電源
ラインとグランド間には大きな電圧が生じるが、第１、
第２抵抗に分担される分だけ、第２のＭＯＳトランジス
タのソース・ゲート間電圧は小さくなり、第２のＭＯＳ
トランジスタのゲート絶縁膜は破壊されない。
電源ラインに異常な静電気が印加されたとき、その電源
ラインとグランド間には大きな電圧が生じるが、第１、
第２抵抗に分担される分だけ、第２のＭＯＳトランジス
タのソース・ゲート間電圧は小さくなり、第２のＭＯＳ
トランジスタのゲート絶縁膜は破壊されない。
【００１０】また、請求項２の発明による静電破壊保護
回路は、外部接続端子につながる信号線路とグランド間
にドレイン・ソースが接続されたＮチャンネル型の第１
のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳ
トランジスタのゲートに接続され、ゲートが第１抵抗を
介して電源ラインに接続され、ソースが第２抵抗を介し
てグランドに接続されたＮチャンネル型の第２のＭＯＳ
トランジスタとから成っている。この場合も、上記請求
項１の発明と同様に各トランジスタの破壊が防止され
る。
回路は、外部接続端子につながる信号線路とグランド間
にドレイン・ソースが接続されたＮチャンネル型の第１
のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳ
トランジスタのゲートに接続され、ゲートが第１抵抗を
介して電源ラインに接続され、ソースが第２抵抗を介し
てグランドに接続されたＮチャンネル型の第２のＭＯＳ
トランジスタとから成っている。この場合も、上記請求
項１の発明と同様に各トランジスタの破壊が防止され
る。
【００１１】更に、請求項３の発明による静電破壊保護
回路は、外部接続端子につながる信号線路と電源ライン
間にドレイン・ソースが接続されたＰチャンネル型の第
１のＭＯＳトランジスタと、前記信号線路とグランド間
にドレイン・ソースが接続されたＮチャンネル型の第２
のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳ
トランジスタのゲートに接続されソースが第１抵抗を介
して電源ラインに接続されゲートが第２抵抗を介してグ
ランドに接続されたＰチャンネル型の第３のＭＯＳトラ
ンジスタと、ドレインが前記第２のＭＯＳトランジスタ
のゲートに接続され、ゲートが第３抵抗を介して電源ラ
インに接続され、ソースが第４抵抗を介してグランドに
接続されたＮチャンネル型の第２のＭＯＳトランジスタ
とから成っている。
回路は、外部接続端子につながる信号線路と電源ライン
間にドレイン・ソースが接続されたＰチャンネル型の第
１のＭＯＳトランジスタと、前記信号線路とグランド間
にドレイン・ソースが接続されたＮチャンネル型の第２
のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳ
トランジスタのゲートに接続されソースが第１抵抗を介
して電源ラインに接続されゲートが第２抵抗を介してグ
ランドに接続されたＰチャンネル型の第３のＭＯＳトラ
ンジスタと、ドレインが前記第２のＭＯＳトランジスタ
のゲートに接続され、ゲートが第３抵抗を介して電源ラ
インに接続され、ソースが第４抵抗を介してグランドに
接続されたＮチャンネル型の第２のＭＯＳトランジスタ
とから成っている。
【００１２】信号線路に印加された異常な静電気が第
１、第２のＭＯＳトランジスタのパンチスルーによって
側路されるので、その分、請求項１、２の発明に比し、
保護が充分といえる。また、第１、第２ＭＯＳトランジ
スタのゲートは第３、第４ＭＯＳトランジスタが接続さ
れているので、異常電圧がかからず、従って、それらの
ゲート絶縁膜が破壊しない。一方、電源ラインに異常な
静電気が印加された場合、第３、第４ＭＯＳトランジス
タのゲート絶縁膜にかかる電圧は第１〜第４抵抗によっ
て小さくなり、破壊防止が図られる。
１、第２のＭＯＳトランジスタのパンチスルーによって
側路されるので、その分、請求項１、２の発明に比し、
保護が充分といえる。また、第１、第２ＭＯＳトランジ
スタのゲートは第３、第４ＭＯＳトランジスタが接続さ
れているので、異常電圧がかからず、従って、それらの
ゲート絶縁膜が破壊しない。一方、電源ラインに異常な
静電気が印加された場合、第３、第４ＭＯＳトランジス
タのゲート絶縁膜にかかる電圧は第１〜第４抵抗によっ
て小さくなり、破壊防止が図られる。
【００１３】
【発明の実施の形態】図１は本発明の第１の実施形態を
示している。同図において、１はバッファを含む入出力
回路、２は信号線路、３は入出力用パッドである。パッ
ド３は半導体集積回路装置から露出する外部接続端子に
接続される。Ｔ１はソースＳが信号線路２に接続され、
ドレインＤがグランドに接続されたＰチャンネルＭＯＳ
トランジスタであり、そのゲートＧはＰチャンネルＭＯ
ＳトランジスタＱ１のドレインＤに接続されている。ト
ランジスタＱ１のソースＳは抵抗Ｒ１を介して電源ライ
ン４に接続され、ゲートＧは抵抗Ｒ２を介してグランド
に接続されている。
示している。同図において、１はバッファを含む入出力
回路、２は信号線路、３は入出力用パッドである。パッ
ド３は半導体集積回路装置から露出する外部接続端子に
接続される。Ｔ１はソースＳが信号線路２に接続され、
ドレインＤがグランドに接続されたＰチャンネルＭＯＳ
トランジスタであり、そのゲートＧはＰチャンネルＭＯ
ＳトランジスタＱ１のドレインＤに接続されている。ト
ランジスタＱ１のソースＳは抵抗Ｒ１を介して電源ライ
ン４に接続され、ゲートＧは抵抗Ｒ２を介してグランド
に接続されている。
【００１４】外部接続端子からパッド３を介して異常な
静電気が与えられると、ＭＯＳトランジスタＴ１のドレ
インＤとソースＳ間にパンチスルーが発生し、静電気が
信号線路からトランジスタＴ１を通してグランドへ側路
される。これによって、入出力回路１やその他の回路が
破壊から防止される。
静電気が与えられると、ＭＯＳトランジスタＴ１のドレ
インＤとソースＳ間にパンチスルーが発生し、静電気が
信号線路からトランジスタＴ１を通してグランドへ側路
される。これによって、入出力回路１やその他の回路が
破壊から防止される。
【００１５】トランジスタＴ１のゲートは、トランジス
タＱ１によって遮断され、電気的に浮いた状態となって
いるので、信号線路２の異常静電気によってトランジス
タＴ１のゲート絶縁膜には電圧がかからない。よって、
ゲート絶縁膜の破壊も防止される。
タＱ１によって遮断され、電気的に浮いた状態となって
いるので、信号線路２の異常静電気によってトランジス
タＴ１のゲート絶縁膜には電圧がかからない。よって、
ゲート絶縁膜の破壊も防止される。
【００１６】次に、電源ライン４に異常な静電気が発生
したとき、もし抵抗Ｒ１、Ｒ２がなければトランジスタ
Ｑ１のソース・ゲート間に大きな異常電圧がかかってト
ランジスタＱ１のゲート絶縁膜が破壊してしまうが、抵
抗Ｒ１、Ｒ２が存在するため電源ライン４とグランド間
にかかる電圧を抵抗Ｒ１、Ｒ２が分担するので、その
分、ゲート絶縁膜にかかる電圧が軽減される。よって、
電源ライン４への異常な静電気の印加によるトランジス
タＱ１の破壊も生じない。
したとき、もし抵抗Ｒ１、Ｒ２がなければトランジスタ
Ｑ１のソース・ゲート間に大きな異常電圧がかかってト
ランジスタＱ１のゲート絶縁膜が破壊してしまうが、抵
抗Ｒ１、Ｒ２が存在するため電源ライン４とグランド間
にかかる電圧を抵抗Ｒ１、Ｒ２が分担するので、その
分、ゲート絶縁膜にかかる電圧が軽減される。よって、
電源ライン４への異常な静電気の印加によるトランジス
タＱ１の破壊も生じない。
【００１７】図２は本発明の第２の実施形態を示してい
る。図１と同一部分には同一の符号を付してある。上記
第１の実施形態が保護回路としてＰチャンネルＭＯＳト
ランジスタＴ１、Ｑ１を用いているのに対し、この第２
の実施形態ではＮチャンネルＭＯＳトランジスタＴ２、
Ｑ２を用いている。
る。図１と同一部分には同一の符号を付してある。上記
第１の実施形態が保護回路としてＰチャンネルＭＯＳト
ランジスタＴ１、Ｑ１を用いているのに対し、この第２
の実施形態ではＮチャンネルＭＯＳトランジスタＴ２、
Ｑ２を用いている。
【００１８】トランジスタＴ２のドレインは信号線路２
に接続され、ソースはグランドに接続されている。ま
た、ゲートはトランジスタＱ２のドレインに接続されて
いる。トランジスタＱ２はそのゲートが抵抗Ｒ３を介し
て電源ライン４に接続され、ソースが抵抗Ｒ４を介して
グランドに接続されている。
に接続され、ソースはグランドに接続されている。ま
た、ゲートはトランジスタＱ２のドレインに接続されて
いる。トランジスタＱ２はそのゲートが抵抗Ｒ３を介し
て電源ライン４に接続され、ソースが抵抗Ｒ４を介して
グランドに接続されている。
【００１９】ここで、トランジスタＴ２の役割は第１実
施形態のトランジスタＴ１の役割と同一であり、またト
ランジスタＱ２、抵抗Ｒ３、Ｒ４の役割は第１実施形態
のトランジスタＱ１、抵抗Ｒ１、Ｒ２の役割とそれぞれ
同じである。従って、図２についての保護動作の説明は
省略する。
施形態のトランジスタＴ１の役割と同一であり、またト
ランジスタＱ２、抵抗Ｒ３、Ｒ４の役割は第１実施形態
のトランジスタＱ１、抵抗Ｒ１、Ｒ２の役割とそれぞれ
同じである。従って、図２についての保護動作の説明は
省略する。
【００２０】次に、図３は本発明の第３の実施形態を示
している。同図において、図１、図２と同一部分には同
一の符号を付してある。図３は信号線路２に対し実質的
に図１の保護回路と図２の保護回路を接続した構成とな
っている。ただし、トランジスタＴ１のドレインを信号
線路２に接続し、ソースを電源ライン４に接続してい
る。
している。同図において、図１、図２と同一部分には同
一の符号を付してある。図３は信号線路２に対し実質的
に図１の保護回路と図２の保護回路を接続した構成とな
っている。ただし、トランジスタＴ１のドレインを信号
線路２に接続し、ソースを電源ライン４に接続してい
る。
【００２１】この第３実施形態は外部からパッド３に与
えられる静電気に対し保護用のトランジスタＴ１、Ｔ２
が反応するので、図１、図２の実施形態に比し異常な静
電気に対する耐圧が高く、その分、信頼性に優れてい
る。
えられる静電気に対し保護用のトランジスタＴ１、Ｔ２
が反応するので、図１、図２の実施形態に比し異常な静
電気に対する耐圧が高く、その分、信頼性に優れてい
る。
【００２２】図４は半導体集積回路装置の要部のレイア
ウト図であり、１０はコア部分、１１ａ〜１１ｄはＩ／
Ｏ部分を示している。１２はＩ／Ｏ部分１１ａ内の１つ
のＩ／Ｏセルを示している。このＩ／Ｏセル１２につい
て保護回路部分を図５に示す。図５において、Ｔ１、Ｔ
２、Ｑ１、Ｑ２は図３に示される保護回路のトランジス
タである。
ウト図であり、１０はコア部分、１１ａ〜１１ｄはＩ／
Ｏ部分を示している。１２はＩ／Ｏ部分１１ａ内の１つ
のＩ／Ｏセルを示している。このＩ／Ｏセル１２につい
て保護回路部分を図５に示す。図５において、Ｔ１、Ｔ
２、Ｑ１、Ｑ２は図３に示される保護回路のトランジス
タである。
【００２３】図６は図５のトランジスタＱ１、Ｑ２と抵
抗Ｒ１〜Ｒ４の具体的構造を模式的に示している。同図
において、２０はＰ-基板であり、２１はＰチャンネル
ＭＯＳトランジスタ用のＮウエルである。このＮウエル
２１の一部にトランジスタＱ１が形成されている。２
３、２４はそれぞれソース・ドレイン領域である。その
ソースは配線２５によって抵抗体膜２６に接続されてい
る。
抗Ｒ１〜Ｒ４の具体的構造を模式的に示している。同図
において、２０はＰ-基板であり、２１はＰチャンネル
ＭＯＳトランジスタ用のＮウエルである。このＮウエル
２１の一部にトランジスタＱ１が形成されている。２
３、２４はそれぞれソース・ドレイン領域である。その
ソースは配線２５によって抵抗体膜２６に接続されてい
る。
【００２４】抵抗体膜２６の一端は配線２８によって抵
抗体膜２７の一端に接続されている。抵抗体膜２７の他
端は配線２９を介して第２層配線としての電源ラインＶ
DDに接続される。この電源ラインＶDDは図３の電源ライ
ン４に相当する。
抗体膜２７の一端に接続されている。抵抗体膜２７の他
端は配線２９を介して第２層配線としての電源ラインＶ
DDに接続される。この電源ラインＶDDは図３の電源ライ
ン４に相当する。
【００２５】抵抗体膜２６は配線３０、４１と第２層の
配線４０によってトランジスタＱ２のゲート電極３１に
も接続されている。３２はトランジスタＱ２のソース領
域、３３は同じくドレイン領域である。このソース領域
３２は配線３４によってトランジスタＱ１のゲート電極
２２に接続されるとともに、抵抗体膜３５の一端に接続
される。
配線４０によってトランジスタＱ２のゲート電極３１に
も接続されている。３２はトランジスタＱ２のソース領
域、３３は同じくドレイン領域である。このソース領域
３２は配線３４によってトランジスタＱ１のゲート電極
２２に接続されるとともに、抵抗体膜３５の一端に接続
される。
【００２６】その抵抗体膜３５の他端は配線３７を介し
てコ字状の抵抗体膜３６の一端に接続されている。この
抵抗体膜３６の他端は第２層配線としてのグランドライ
ンＶSSに接続される。図６において、点模様で示す部分
（４５）は分離層である。
てコ字状の抵抗体膜３６の一端に接続されている。この
抵抗体膜３６の他端は第２層配線としてのグランドライ
ンＶSSに接続される。図６において、点模様で示す部分
（４５）は分離層である。
【００２７】本実施例では、抵抗体膜２６にトランジス
タＱ１のソース領域とトランジスタＱ２のゲート電極３
１を接続することによって抵抗体膜２６、２７を図３の
抵抗Ｒ１、Ｒ３として兼用している（即ち抵抗体膜２６
と２７を合成した抵抗がＲ１であり、且つＲ３であ
る）。また、抵抗体膜３５をトランジスタＱ１のゲート
電極２２とトランジスタＱ２のソース領域に結合するこ
とによって抵抗体膜３５、３６を図３の抵抗Ｒ２、Ｒ４
として兼用している（即ち抵抗体膜３５、３６を合成し
た抵抗がＲ２であり、Ｒ３である）。
タＱ１のソース領域とトランジスタＱ２のゲート電極３
１を接続することによって抵抗体膜２６、２７を図３の
抵抗Ｒ１、Ｒ３として兼用している（即ち抵抗体膜２６
と２７を合成した抵抗がＲ１であり、且つＲ３であ
る）。また、抵抗体膜３５をトランジスタＱ１のゲート
電極２２とトランジスタＱ２のソース領域に結合するこ
とによって抵抗体膜３５、３６を図３の抵抗Ｒ２、Ｒ４
として兼用している（即ち抵抗体膜３５、３６を合成し
た抵抗がＲ２であり、Ｒ３である）。
【００２８】このように、抵抗体膜を兼用することによ
り抵抗体膜を少なくでき、その分、半導体集積回路装置
の小型化に役立つとともに、第１層配線の自由度を損な
わなくて済むというメリットを享受できる。
り抵抗体膜を少なくでき、その分、半導体集積回路装置
の小型化に役立つとともに、第１層配線の自由度を損な
わなくて済むというメリットを享受できる。
【００２９】
【発明の効果】以上説明したように本発明によれば、信
号線路に接続した静電気保護用のＭＯＳトランジスタの
ゲート絶縁膜が外部から与えられた静電気によって破壊
されることがなく、またそのゲートと電源ライン又はグ
ランドに接続されたＭＯＳトランジスタのゲートにかか
る電圧が抵抗によって軽減されることにより、電源ライ
ンからの異常静電気によってゲート膜の破壊が防止され
る。このように、本発明によれば、信頼性の高い保護回
路を実現できる。
号線路に接続した静電気保護用のＭＯＳトランジスタの
ゲート絶縁膜が外部から与えられた静電気によって破壊
されることがなく、またそのゲートと電源ライン又はグ
ランドに接続されたＭＯＳトランジスタのゲートにかか
る電圧が抵抗によって軽減されることにより、電源ライ
ンからの異常静電気によってゲート膜の破壊が防止され
る。このように、本発明によれば、信頼性の高い保護回
路を実現できる。
【図１】本発明の第１実施形態にかかる半導体集積回路
装置の静電破壊保護回路部分の回路構成図。
装置の静電破壊保護回路部分の回路構成図。
【図２】本発明の第２実施形態にかかる半導体集積回路
装置の静電破壊保護回路部分の回路構成図。
装置の静電破壊保護回路部分の回路構成図。
【図３】本発明の第３実施形態にかかる半導体集積回路
装置の静電破壊保護回路部分の回路構成図。
装置の静電破壊保護回路部分の回路構成図。
【図４】本発明の半導体集積回路装置の概略模式図。
【図５】そのＩ／Ｏセルのレイアウト図。
【図６】その静電破壊保護回路部分の一部の構造図。
【図７】従来の静電破壊保護回路の回路構成図。
１ 入出力回路 ２ 信号線路 ３ 入出力用パッド ４ 電源ライン Ｔ１、Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｔ２、Ｑ２ Ｎチャンネル型ＭＯＳトランジスタ Ｒ１〜Ｒ４ 抵抗 ２０ Ｐ-基板 ２１ Ｎウエル ２２、３１ ゲート電極 ２６、２７ 抵抗体膜 ３５、３６ 抵抗体膜
Claims (5)
- 【請求項１】外部接続端子につながる信号線路とグラン
ド間にソース・ドレインが接続された第１のＰチャンネ
ル型のＭＯＳトランジスタと、 ドレインが前記第１のＭＯＳトランジスタのゲートに接
続され、ソースが第１抵抗を介して電源ラインに接続さ
れ、ゲートが第２抵抗を介してグランドに接続されたＰ
チャンネル型の第２のＭＯＳトランジスタと、 から成る半導体集積回路装置における静電破壊保護回
路。 - 【請求項２】外部接続端子につながる信号線路とグラン
ド間にドレイン・ソースが接続されたＮチャンネル型の
第１のＭＯＳトランジスタと、 ドレインが前記第１のＭＯＳトランジスタのゲートに接
続され、ゲートが第１抵抗を介して電源ラインに接続さ
れ、ソースが第２抵抗を介してグランドに接続されたＮ
チャンネル型の第２のＭＯＳトランジスタと、 から成る半導体集積回路装置における静電破壊保護回
路。 - 【請求項３】外部接続端子につながる信号線路と電源ラ
イン間にドレイン・ソースが接続されたＰチャンネル型
の第１のＭＯＳトランジスタと、 前記信号線路とグランド間にドレイン・ソースが接続さ
れたＮチャンネル型の第２のＭＯＳトランジスタと、 ドレインが前記第１のＭＯＳトランジスタのゲートに接
続され、ソースが第１抵抗を介して電源ラインに接続さ
れ、ゲートが第２抵抗を介してグランドに接続されたＰ
チャンネル型の第３のＭＯＳトランジスタと、 ドレインが前記第２のＭＯＳトランジスタのゲートに接
続され、ゲートが第３抵抗を介して電源ラインに接続さ
れ、ソースが第４抵抗を介してグランドに接続されたＮ
チャンネル型の第２のＭＯＳトランジスタと、 から成る半導体集積回路装置における静電破壊保護回
路。 - 【請求項４】半導体集積回路装置の第１層に第１抵抗膜
ラインを形成し、この第１抵抗膜ラインの一端を第２層
の電源ラインに結合し、他端を第３のＭＯＳトランジス
タのソースに結合するとともに第４のＭＯＳトランジス
タのゲートに結合することによって第１抵抗膜を前記第
１抵抗と第３抵抗に兼用したことを特徴とする請求項３
に記載の静電破壊保護回路。 - 【請求項５】半導体集積回路装置の第１層に第２抵抗膜
ラインを形成し、この第２抵抗膜ラインの一端を第２層
のグランドラインに結合し、他端を第３のＭＯＳトラン
ジスタのゲートに結合するとともに第４のＭＯＳトラン
ジスタのソースに結合することによって第２抵抗膜を前
記第２抵抗と第４抵抗に兼用したことを特徴とする請求
項３又は請求項４に記載の静電破壊保護回路。
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|---|---|---|---|
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|---|---|---|---|
| JP21460397A JP4285792B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置における静電破壊保護回路 |
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| JP4285792B2 JP4285792B2 (ja) | 2009-06-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-08-04 US US09/128,470 patent/US6169312B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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