JPH05327456A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】入出力ラインに異常な高電圧が印加された際に
入出力ラインに接続される回路を保護し、高電位側電源
の電圧が定常状態より低いときにおいて、入出力ライン
のレベルに影響を与えない保護回路を、簡単な構成によ
って提供することを目的とする。 【構成】高電位側保護ダイオード２は入力（または出
力）ライン１と高電位側電源ＶDDの間において逆バイア
スになるように接続され、低電位側保護ダイオード３は
入力（または出力）ライン１と低電位側電源ＶSSの間に
おいて逆バイアスになるように接続されている。遮断回
路４は高電位側電源ＶDDの電圧が定常状態より低いとき
に、高電位側保護ダイオード２と入力（または出力）ラ
イン１とを遮断する。従って、高電位側電源ＶDDの電圧
が定常状態より低いときには、遮断回路４により高電位
側保護ダイオード２と入力（または出力）ライン１とが
遮断される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは、入出力バッファの保護回路に関するもの
である。

【０００２】近年、半導体装置の高集積化・高機能化に
伴って、１本のバスに複数の入出力バッファが接続され
るようになってきており、静電気等の何らかの原因によ
って発生する異常電圧から、各入出力バッファを確実に
保護することが要求されている。

【０００３】

【従来の技術】従来、半導体装置の入出力バッファに
は、高電位側保護ダイオードと低電位側保護ダイオード
からなる保護回路が設けられている。

【０００４】図４は、従来の保護回路をオープンドレイ
ン形の出力回路部に設けた例である。すなわち、出力回
路部の最終段の出力トランジスタ３１のドレインは、出
力ライン３２を介して出力パッド３３に接続されてい
る。高電位側保護ダイオード３４のカソードは高電位側
電源ＶDDに接続され、アノードは出力ライン３２に接続
されている。一方、低電位側保護ダイオード３５のカソ
ードは出力ライン３２に接続され、アノードは低電位側
電源ＶSSとしてのグランドに接続されている。

【０００５】尚、出力トランジスタ３１の出力電圧（ド
レイン電圧）は、高電位側電源ＶDDの電圧ＶDDとグラン
ド電位（＝０〔Ｖ〕）の間に設定されているため、定常
状態において、各保護ダイオード３４，３５は逆方向に
バイアスされていることになる。従って、各保護ダイオ
ード３４，３５を設けても、出力トランジスタ３１の出
力電圧が影響を受けることはない。

【０００６】ここで、静電気等の何らかの原因によっ
て、出力パッド３３に高電位側電源電圧ＶDDを越える高
電圧が印加されると、高電位側保護ダイオード３４が順
方向にバイアスされることになる。従って、出力パッド
３３に印加された高電圧は、出力パッド３３から高電位
側保護ダイオード３４を介して高電位側電源ＶDDに逃が
される。すなわち、出力パッド３３に高電位側電源電圧
ＶDDを越える高電圧が印加された際には、出力パッド３
３と高電位側電源ＶDDの間において、高電位側保護ダイ
オード３４によるパスが形成される。

【０００７】反対に、出力パッド３３にグランド電位を
下回る低電圧が印加されると、低電位側保護ダイオード
３５が順方向にバイアスされることになる。従って、出
力パッド３３に印加された低電圧は、低電位側保護ダイ
オード３５を介してグランドから出力パッド３３に逃が
される。すなわち、出力パッド３３にグランド電位を下
回る低電圧が印加された際には、出力パッド３３とグラ
ンド間において、低電位側保護ダイオード３５によるパ
スが形成される。

【０００８】このように従来例においては、高電位側電
源ＶDDおよびグランドと出力パッド３３の間に、各保護
ダイオード３４，３５によるパスを形成することによ
り、出力パッド３３に印加された不要な電圧を逃がし
て、出力回路部を保護している。

【０００９】尚、トーテムポール形やスリーステート形
の出力回路部においても、上記と同様の保護回路を設け
ている。また、入力回路部においても、高電位側電源お
よび低電位側電源と入力ラインの間にそれぞれ、上記と
同様の各保護ダイオード３４，３５を設けている。これ
により、入力パッドに不要な電圧が印加されても、入力
回路の内部回路にはその不要な電圧が印加されないよう
に保護している。

【００１０】

【発明が解決しようとする課題】ところで、近年、半導
体装置の高集積化・高機能化に伴って、図５に示すよう
に、複数の半導体装置４１〜４３が１本のバス４４に接
続されるようになってきた。

【００１１】すなわち、各終端抵抗Ｒ１，Ｒ２は高電位
側電源ＶCCとグランド間に直列に接続され、各抵抗Ｒ
１，Ｒ２の接続点にバス４４が接続されている。従っ
て、高電位側電源電圧ＶCCを各抵抗Ｒ１，Ｒ２によって
分圧した電圧がバス４４に印加され、その電圧を中点と
してバス４４のレベルが変化するようになっている。そ
して、各半導体装置４１〜４３は、それぞれの入出力バ
ッファを介してバス４４に接続されている。

【００１２】尚、各半導体装置４１〜４３は、それぞれ
別個に電源をオン・オフできなければならない。その理
由は、各半導体装置４１〜４３がそれぞれ別個に動作す
る場合、動作していない半導体装置４１〜４３の電源を
オフにして、消費電力を抑えるためである。

【００１３】しかしながら、図６に示すように、各半導
体装置４１〜４３の出力回路部において、上記と同様に
高電位側保護ダイオード３４を設けたとすると、各半導
体装置４１〜４３を全て電源オン状態にしなければなら
ない。

【００１４】例えば、半導体装置４１のみが電源オン状
態であり、各半導体装置４２，４３は電源オフ状態であ
るとすると、各半導体装置４２，４３の高電位側電源電
圧ＶDDはグランドレベルになり、高電位側保護ダイオー
ド３４は順方向にバイアスされる。その結果、バス４４
のレベルは、半導体装置４１の出力レベルに関係なく常
にグランドレベルになってしまう。

【００１５】すなわち、半導体装置４１の出力レベルを
ハイレベルにしようとしても、出力トランジスタ３１の
ドレインに出力された電圧は、バス４４および各半導体
装置４２，４３の順方向にバイアスされた高電位側保護
ダイオード３４を介して、グランドに逃げ（リークし）
てしまう。そのため、半導体装置４１の出力レベルをハ
イレベルにすることはできない。 尚、入力回路部にお
いても、バス４４が常にグランドレベルになることから
入力レベルをハイレベルにすることができなくなる。

【００１６】このように、１本のバス４４に複数の半導
体装置４１〜４３が接続され、各半導体装置４１〜４３
毎に電源をオン・オフできる装置には、高電位側保護ダ
イオード３４を設けることができない。従って、静電気
等の何らかの原因によって、バス４４に高電位側電源Ｖ
CCの電圧を越える高電圧が印加された際に、各半導体装
置４１〜４３の入出力バッファを保護することができな
い。

【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、１本のバスに複数の入
出力バッファが接続されている場合でも、何らかの原因
によって発生する異常な高電圧から自身の入出力バッフ
ァを保護することができ、しかも、他の入出力バッファ
に影響を与えることのない保護回路を、簡単な構成によ
って提供することにある。

【００１８】

【課題を解決するための手段】図１は本発明の原理説明
図である。高電位側保護ダイオード２は、入力（または
出力）ライン１と高電位側電源ＶDDの間において、逆バ
イアスになるように接続されている。

【００１９】低電位側保護ダイオード３は、入力（また
は出力）ライン１と低電位側電源ＶSSの間において、逆
バイアスになるように接続されている。遮断回路４は、
高電位側電源ＶDDの電圧が定常状態より低いときに、高
電位側保護ダイオード２と入力（または出力）ライン１
とを遮断するようになっている。

【００２０】

【作用】従って本発明によれば、高電位側電源ＶDDの電
圧が定常状態より低いときには、遮断回路４により高電
位側保護ダイオード２と入力（または出力）ライン１と
が遮断される。そのため、高電位側電源ＶDDの電圧が定
常状態より低いときでも、高電位側保護ダイオード２は
順バイアスにはならない。その結果、高電位側電源ＶDD
の電圧が定常状態より低いときでも、入力（または出
力）ライン１のレベルは変化しない。

【００２１】

【実施例】以下、本発明をオープンドレイン形の出力回
路部に具体化した一実施例を、図２，図３および図５に
従って説明する。

【００２２】尚、本発明において、従来例と同じ構成に
ついては符号を等しくして、その詳細な説明を省略す
る。図２に示すように、高電位側保護ダイオード３４の
アノードと出力ライン３２の間に、エンハンスメント形
のＮチャネルＭＯＳトランジスタ２１が接続されてい
る。そのＭＯＳトランジスタ２１のゲートは高電位側電
源ＶDDに接続されており、高電位側電源電圧ＶDDが印加
されている。尚、ＭＯＳトランジスタ２１のしきい値電
圧は、高電位側電源電圧ＶDDより低くなるように設定さ
れている。

【００２３】従って、電源がオン状態のとき、ＭＯＳト
ランジスタ２１のゲートにはしきい値電圧より高い高電
位側電源電圧ＶDDが印加されるため、ＭＯＳトランジス
タ２１はオンする。そのため、各保護ダイオード３４，
３５は従来例と同様の作用により、バス４４に異常な電
圧が印加された際に、出力回路部を保護することができ
る。

【００２４】一方、電源がオフ状態のとき、高電位側電
源電圧ＶDDはグランドレベルになり、ＭＯＳトランジス
タ２１のゲートにはグランド電位が印加されるため、Ｍ
ＯＳトランジスタ２１はオフする。すると、出力ライン
３２と高電位側電源ＶDDは遮断され、高電位側保護ダイ
オード３４を外したのと同じ状態になる。そのため、高
電位側保護ダイオード３４が順方向にバイアスされるこ
とはなく、バス４４のレベルは各抵抗Ｒ１，Ｒ２によっ
て高電位側電源電圧ＶCCを分圧した電圧に保たれる。従
って、バス４４に接続されている他の半導体装置に影響
を与えることはない。

【００２５】図３は、図２の回路をＮ形基板２２上に具
体化した一例の断面図である。Ｎ形基板２２の上には、
ＮＭＯＳトランジスタ２１のＰウエル２３、および、各
保護ダイオード３４，３５の各アノード領域２４ａ，２
４ｂであるＰ形領域が形成されている。Ｐウエル２３の
表面には、Ｎ形のソース領域２５ａおよびドレイン領域
２５ｂがチャネル２６を挟んで形成されている。そのチ
ャネル２６の表面はシリコン酸化膜２７で覆われ、シリ
コン酸化膜２７上にはゲート電極（図示略）が形成され
ている。各アノード領域２４ａ，２４ｂの表面には、各
保護ダイオード３４，３５のカソード領域２８ａ，２８
ｂであるＮ形領域が形成されている。そして、高電位側
保護ダイオード３４のカソード領域２８ａと、ＮＭＯＳ
トランジスタ２１のゲート電極とが高電位側電源ＶDDに
接続されている。また、高電位側保護ダイオード３４の
アノード領域２４ａと、ＮＭＯＳトランジスタ２１のド
レイン領域２５ｂおよびＰウエル２３とが互いに接続さ
れている。さらに、低電位側保護ダイオード３５のカソ
ード領域２８ｂと、ＮＭＯＳトランジスタ２１のソース
領域２５ａとが出力ライン３２に接続されている。ま
た、低電位側保護ダイオード３５のアノード領域２４ｂ
はグランドに接続されている。

【００２６】このように本実施例においては、上記のよ
うにＮＭＯＳトランジスタ２１を設けるだけの簡単な構
成によって、電源がオン状態のときでも、バス４４に接
続されている他の半導体装置に影響を与えることなく、
出力回路部を異常な電圧から保護することができる。

【００２７】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、出力回路部の形式をオープンドレイ
ン形ではなく、トーテムポール形あるいはスリーステー
ト形としてもよい。

【００２８】また、入力回路部においても、上記と同様
にＭＯＳトランジスタ２１を設ければよい。さらに、電
源がオフ状態のときに出力ライン３２と高電位側電源Ｖ
DDを遮断することが本発明の要旨であるため、それを実
現できるならばＮＭＯＳトランジスタ２１によらず、ど
のような回路によって具体化してもよい。

【００２９】

【発明の効果】以上詳述したように本発明によれば、１
本のバスに複数の入出力バッファが接続されている場合
でも、何らかの原因によって発生する異常な高電圧から
自身の入出力バッファを保護することができ、しかも、
他の入出力バッファに影響を与えることのない保護回路
を、簡単な構成によって提供することができる優れた効
果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例の回路図である。

【図３】本発明の半導体集積回路装置の断面図である。

【図４】従来例の回路図である。

【図５】本発明を説明するための説明図である。

【図６】従来例を説明するための説明図である。

【符号の説明】

１ 入力または出力ライン ２ 高電位側保護ダイオード ３ 低電位側保護ダイオード ４ 遮断回路 ＶDD 高電位側電源 ＶSS 低電位側電源

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力または出力ライン（１）と高電位側
   電源（ＶDD）の間において、逆バイアスになるように接
   続された高電位側保護ダイオード（２）と、 入力または出力ライン（１）と低電位側電源（ＶSS）の
   間において、逆バイアスになるように接続された低電位
   側保護ダイオード（３）とからなる保護回路を有する半
   導体集積回路装置において、 前記高電位側電源（ＶDD）の電圧が定常状態より低いと
   きに、前記高電位側保護ダイオード（２）と入力または
   出力ライン（１）を遮断する遮断回路（４）を設けたこ
   とを特徴とする半導体集積回路装置。