JP2012051125A - 駆動装置、プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】クロック駆動回路の出力端子数の削減により、回路規模を削減する。
【解決手段】発光サイリスタ２１０のカソードがＬレベルにされると、アノード・カソード間には電圧が印加される。一方、抵抗１２０を介して供給されるクロックによりシフト動作を開始する走査回路部１００における各サイリスタ１１１のゲートと、発光サイリスタ２１０の各ゲートとがそれぞれ接続されているため、サイリスタ１１１のゲート・カソード間にも電圧が印加される。この時、走査回路部１００により発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、発光指令されている発光サイリスタ２１０がターンオンする。特に、クロック駆動回路７０の出力クロックパルスをＲＬ微分回路９０で微分して、アンダシュート波形あるいはオーバシュート波形を生成しているので、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒ数を削減できる。
【選択図】図１

Description

本発明は、複数の発光素子を駆動する駆動装置、この駆動装置を有するプリントヘッド、及び画像形成装置に関するものである。

従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。

発光サイリスタを用いるプリントヘッドとして、自己走査型と呼ばれる構成のものが公知である。従来の自己走査型のプリントヘッドを例えば３．３Ｖの電源電圧のもとで駆動しようとする時、電源電圧３．３Ｖではゲートトリガ電流を生じさせることができないので、これを補う目的で、転送クロック信号（以下「クロック信号」を単に「クロック」という。）の波形にアンダシュート電圧を生じさせ、これと電源電圧３．３Ｖとの加算値でもってゲートトリガ電流を生成する構成が公知である。

例えば、下記の特許文献１の技術では、転送クロック波形を生成するために、クロック駆動回路における２つの第１出力端子及び第２出力端子の内の第１出力端子から出力される転送クロックをＣＲ微分回路に伝達してアンダシュート波形を生じさせ、第２出力端子を介して直流成分を伝達するようにしている。なお、クロック駆動回路における出力端子を転送クロック当たり２個設けているのは、ＣＲ微分回路においては直流成分を伝達することができないためである。

特開２００４−１９５７９６号公報

しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり２個要するため、以下のような課題があった。

プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして２相クロックが用いられ、サイリスタアレイチップ毎に２つのクロックが入力される。そのため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ１個を駆動するために４個の出力端子を要することになる。

プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路（以下「ＬＳＩ」という。）パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数となるので、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。

又、発光素子として発光ダイオード（以下「ＬＥＤ」という。）を用いた自己走査型のプリントヘッドにおいても、同様の課題が生じる。

このように、プリントヘッドを駆動するＬＳＩのパッケージに収容可能な端子数を増大させず、自己走査型の発光素子アレイチップのクロック生成を行うことのできる回路構成が切望されていた。

本発明の内の第１の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、走査回路部と、データ駆動回路と、クロック駆動回路と、微分回路とを備えたことを特徴とする。

前記走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロックを出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロックを出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロックが第１抵抗を介して初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する回路である。データ駆動回路は、駆動信号に基づいてデータ信号（以下単に「データ」という。）を前記共通端子へ供給する回路である。

前記クロック駆動回路は、走査信号に基づいて第１クロックパルスと第２クロックパルスを交互に生成し、前記第１クロックパルスを第１出力端子から出力すると共に前記第２クロックパルスを第２出力端子から出力する回路である。更に、前記微分回路は、前記第１クロックパルス及び前記第２クロックパルスをインダクタにより微分し、前記第１クロックパルスのエッジに微分波形が形成された前記第１クロックを生成して前記第１クロック端子へ供給すると共に、前記第２クロックパルスのエッジに微分波形が形成された前記第２クロックを生成して前記第２クロック端子へ供給する回路である。

第２の発明のプリントヘッドは、前記第１の発明の複数の発光素子と、前記第１の発明の駆動装置とを備えたことを特徴とする。

第３の発明の画像形成装置は、前記第２の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。

本発明の内の第１の発明の駆動装置及び第２の発明のプリントヘッドによれば、第２クロック端子から出力される第２クロックが第１抵抗を介して初段の走査回路に印加されると、走査回路部が複数の発光素子に対する走査を開始するので、スタート信号が不要になってスタート信号用端子を削減できると共に、回路構成を簡単化できる。更に、クロック駆動回路から出力される第１クロックパルス及び第２クロックパルスを、インダクタを有する微分回路で微分し、その第１クロックパルスのエッジに微分波形が形成された第１クロックを生成して走査回路部へ供給すると共に、その第２クロックパルスのエッジに微分波形が形成された第２クロックを生成して走査回路部へ供給するので、クロック駆動回路における出力端子の数がクロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路の出力端子の数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

第３の発明の画像形成装置によれば、前記第２の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。

図１は本発明の実施例１における図５中の印刷制御部及びプリントヘッドの回路構成を示すブロック図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。 図４は図３中の基板ユニットを示す斜視図である。 図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図６は図１中の発光サイリスタ２１０を示す構成図である。 図７は図１の動作を示すタイミングチャートである。 図８は図１中のクロック駆動回路７０、ＲＬ微分回路９０、走査回路１１０−１，１１０−２及び図７中のタイミングチャートの要部を示す図である。 図９は図１の変形例１における印刷制御部及びプリントヘッドの回路構成を示すブロック図である。 図１０は本発明の実施例２における印刷制御部及びプリントヘッドの回路構成を示すブロック図である。 図１１は図１０中の発光サイリスタ２１０Ｂを示す構成図である。 図１２は図１０の動作を示すタイミングチャートである。 図１３は図１０中のクロック駆動回路７０、ＲＬ微分回路９０、走査回路１１０Ｂ−１，１１０Ｂ−２及び図１２中のタイミングチャートの要部を示す図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光素子である発光サイリスタ）を用いた発光素子アレイを有する半導体装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。

図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体チップ（以下単に「チップ」という。）１３ｃとにより構成されている。各チップ１３ｃには、自己走査部としての走査回路部１００と、主発光部としての発光素子列（例えば、発光サイリスタ列）からなる発光素子アレイ２００とが配置されている。各チップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。

複数のチップ１３ｃにおける発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。

（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つのプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸引センサ４５、用紙排出センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸引センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び発光素子アレイ２００を有している。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出センサ４６を通過してプリンタ外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸引センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（実施例１の印刷制御部及びプリントヘッド）
図１は、本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。

プリントヘッド１３は、図４中のチップ１３ｃに形成された走査回路部１００及び発光素子アレイ２００を有し、これらが複数の信号線９５−１〜９５−３を束ねた接続ケーブル９５と、この接続ケーブル９５の信号線９５−１〜９５−３に各々対応する接続点９６−１〜９６−３,９７−１〜９７−３を有する接続コネクタ９６,９７とを介して、印刷制御部４０に接続されている。

走査回路部１００により走査される発光素子アレイ２００は、発光素子としての例えば３端子発光素子である複数のＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を有し、これらの各発光サイリスタ２１０のアノードが第１電源（例えば、電源電圧ＶＤＤ電源）に接続され、カソードがデータとしての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。発光サイリスタ２１０−１〜２１０−ｎの総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。

走査回路部１００は、印刷制御部４０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９６−２，９６−３、接続ケーブル９５−２，９５−３、及び接続コネクタ９７−２，９７−３を介して供給される２相の第１、第２クロックにより駆動されて、発光素子アレイ２００にトリガ電流を流してオン／オフ動作させる回路であり、３端子スイッチ素子（例えば、Ｐゲート型の自己走査サイリスタ）を用いた複数段の走査回路１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、第２クロック端子ＣＫ２から出力される第２クロックを入力するスタート信号用の第１抵抗１２０と、走査方向決定用の複数のダイオード１３０（＝１３０−２〜１３０−ｎ、例えばｎ＝４９９２）とを有し、自己走査型シフトレジスタにより構成されている。

自己走査サイリスタを用いた各段の走査回路１１０（＝１１０−１〜１１０−ｎ）は、第１端子（例えば、アノード）が第１電源としてのＶＤＤ電源に接続された自己走査サイリスタ１１１（＝１１１−１〜１１１−ｎ）と、この自己走査サイリスタ１１１の制御端子（例えば、ゲート）と第２電源（例えば、グランドＧＮＤ）との間に接続された第２抵抗１１２（＝１１２−２〜１１２−ｎ）とにより、それぞれ構成されている。但し、初段の自己走査サイリスタ１１１−１のゲートとグランドＧＮＤとの間には、第２抵抗１１２が設けられていない。

奇数段の走査回路１１０−１，１１０−３，・・・，１１０−（ｎ−１）における各自己走査サイリスタ１１１−１，１１１−３，・・・，１１１−（ｎ−１）は、アノードがＶＤＤ電源に接続され、第２端子（例えば、カソード）が接続コネクタ９７−２、接続ケーブル９５−２及び接続コネクタ９６−２を介して第１クロック端子ＣＫ１に接続されている。初段の自己走査サイリスタ１１１−１のゲートは、第１抵抗１２０、接続コネクタ９７−３、接続ケーブル９５−３及び接続コネクタ９６−３を介して第２クロック端子ＣＫ２に接続されると共に、初段の出力端子Ｑ１に接続されている。３段目以降の奇数段の自己走査サイリスタ１１１−３，１１１−５，・・・，１１１−（ｎ−１）における各ゲートは、各第２抵抗１１２（＝１１２−３，１１２−５，・・・，１１２−（ｎ−１））を介してグランドＧＮＤに接続されると共に、奇数段の各出力端子Ｑ３，Ｑ５，・・・，Ｑ（ｎ−１）にそれぞれ接続されている。

偶数段の走査回路１１０−２，１１０−４，・・・，１１０−ｎにおける各自己走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎは、アノードがＶＤＤ電源に接続され、カソードが接続コネクタ９７−３、接続ケーブル９５−３及び接続コネクタ９６−３を介して第２クロック端子ＣＫ２に接続され、ゲートが第２抵抗１１２（＝１１２−２，１１２−４，・・・，１１２−ｎ）を介してグランドＧＮＤに接続されると共に、そのゲートが偶数段の各出力端子Ｑ２，Ｑ４，・・・，Ｑｎにそれぞれ接続されている。

初段の自己走査サイリスタ１１１−１のゲートは、第１抵抗１２０、接続コネクタ９７−３、接続ケーブル９５−３及び接続コネクタ９６−３を介して第２クロック端子ＣＫ２に接続されている。初段から最終段までの各段の自己走査サイリスタ１１１−１〜１１１−ｎにおけるゲート間は、ダイオード１３０−２，１３０−３，・・・，１３０−ｎを介してそれぞれ接続されている。各段の自己走査サイリスタ１１１−１〜１１１−ｎにおけるゲート間に接続されたダイオード１３０−２〜１３０−ｎは、発光サイリスタ２１０−１〜２１０−ｎが順次点灯する時の走査方向（例えば、図１において右方向）を決定するために設けられている。

各段の走査回路１１０における自己走査サイリスタ１１１は、発光素子アレイ２００における発光サイリスタ２１０と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０のような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。

走査回路部１００では、印刷制御部４０の第１、第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１、第２クロックに基づき、自己走査サイリスタ１１１−１〜１１１−ｎが択一的にオン状態となり、このオン状態が発光素子アレイ２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査回路１１０における自己走査サイリスタ１１１のオン状態が、２相の第１、第２クロック毎に隣接自己走査サイリスタ１１１に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

なお、初段の自己走査サイリスタ１１１−１においては、２段目以降の自己走査サイリスク１１１−２〜１１１−ｎと違って、ゲートとＧＮＤグランドとの間を接続する第２抵抗１１２が削除されているが、後述するように、これは部品点数を削減するための工夫であって、低コスト化への配慮が不要である場合には、自己走査サイリスタ１１１−１のゲートとグランドとの間に第２抵抗１１２を設ける構成とすることもできる。

即ち、初段の自己走査サイリスタ１１１−１におけるゲートと第２クロック端子ＣＫ２との間には、ダイオード１３０ではなく、第１抵抗１２０が設けられ、更に、そのゲートとグランドＧＮＤとの間の第２抵抗１１２が削除されている。そのため、初段の自己走査サイリスタ１１１−１のゲートとグランドＧＮＤとの間の抵抗を、第２クロック端子ＣＫ２側に接続替えすることで、そのゲートと第２クロック端子ＣＫ２との間に設けられていたダイオードを省略したものと見ることもできる。このような構成にすることで、以下のような利点がある。

画像形成装置１において、印刷動作を停止している待機状態においては、第１、第２クロック端子ＣＫ１，ＣＫ２から供給される第１、第２クロックが高レベル（以下「Ｈレベル」という。）にされるが、自己走査サイリスタ１１１−１のゲートとグランドＧＮＤとの間に抵抗１１２を設ける場合には、Ｈレベルである第２クロック端子ＣＫ２から抵抗１２０及び前記抵抗１１２を介してグランドＧＮＤに電流が流れ続けてしまう。このような待機時における電流は、無駄な電力消費を引き起こして画像形成装置１の待機時消費電力を増大させることとなって望ましくない。それに加えて、抵抗１２０及び前記抵抗１１２を介して流れる電流は、プリントヘッド１３の製造後に行われる検査工程におけるリーク電流測定を困難なものとする。

半導体製造プロセスの欠陥に起因して自己走査サイリスタ１１１−１〜１１１−ｎに不具合がある時、μＡ以下の僅かなリーク電流を生じることがある。これを測定・検出することで不良品を取り除くことが行われるが、前述したような待機状態における消費電流を生じる場合には、前記リーク電流による僅かな電流増加を検出することが困難である。

これに対し、本実施例１の構成においては、自己走査サイリスタ１１１−１のゲートとグランドＧＮＤとの間に抵抗１１２を設けていないので、この抵抗１１２を介して定常的に流れる電流を無くすことが可能となり、待機時消費電力を略ゼロとすることができて省エネルギー効果に優れたものとすることができる。その上、検査工程におけるリーク電流起因の潜在的な不良品を効果的に取り除くことができて、その品質を飛躍的に向上させることができる。

このような走査回路部１００を有するプリントヘッド１３に接続される印刷制御部４０は、複数のデータ駆動回路６０と、クロック駆動回路７０及びＲＬ微分回路９０等とを有している。複数のデータ駆動回路６０は、図示しない駆動用矩形波発生回路等から出力される駆動用矩形波の信号である駆動指令信号ＤＲＶＯＮに基づいて、複数の発光素子アレイ２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。クロック駆動回路７０及びＲＬ微分回路９０は、図示しない走査用矩形波発生回路等から出力される走査用矩形波の信号である矩形波信号Ｓ６９−１，Ｓ６９−２に基づいて、走査回路部１００に供給する２相の第１、第２クロックを生成するための回路である。

図１においては、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光素子アレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎを有し、これらの発光サイリスタ２１０−１〜２１０−ｎが複数の発光サイリスタの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎを構成している。この際、データ駆動回路６０は前記２６個の発光素子アレイ２００に対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。

一方、クロック駆動回路７０及びＲＬ微分回路９０は、アレイ化した走査回路部１００のチップを駆動するものであるが、単にクロックを生成するのみならず、後述する走査用のサイリスタ（発光サイリスタ２１０と区別するために単に「サイリスタ」という。）１１１の点弧エネルギーを制御する必要があり、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、クロック駆動回路７０及びＲＬ微分回路９０の出力端子と複数の走査回路部１００を並列に接続することで、その回路を共用することができる。

これらのデータ駆動回路６０、クロック駆動回路７０、ＲＬ微分回路９０、及び走査回路部１００により、本実施例１の駆動装置が構成されている。なお、データ駆動回路６０、クロック駆動回路７０及びＲＬ微分回路９０は、図１においては、印刷制御部４０の内部に配置されているが、プリントヘッド１３の内部に配置しても良い。

データ駆動回路６０は、図示しない駆動用矩形波発生回路等から供給される駆動信号としての駆動指令信号ＤＲＶＯＮを反転する相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）からなるＣＭＯＳインバータ６１と、このＣＭＯＳインバータ６１の出力端子とデータ端子ＤＡとの間に接続された抵抗６２とにより構成されている。ＣＭＯＳインバータ６１は、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６１ａと、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６１ｂとを有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。

即ち、ＰＭＯＳ６１ａは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがＶＤＤ電源に接続され、ドレーンが抵抗６２の一端に接続されている。ＮＭＯＳ６１ｂは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続され、ドレーンが抵抗６２の一端に接続されている。抵抗６２の他端は、データ端子ＤＡに接続されている。データ端子ＤＡは、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及びプリントベッド１３側の共通端子ＩＮを介して、複数の発光サイリスタ２１０のカソードと共通に接続され、複数の発光サイリスタ２１０が順次駆動される時のカソード電流である駆動電流Ｉｏｕｔが流入する端子である。

クロック駆動回路７０は、図示しない走査用矩形波発生回路等から出力される第１、第２の走査信号としての矩形波信号Ｓ６９−１，Ｓ６９−２をそれぞれ駆動する第１及び第２出力バッファ８０−１，８０−２と、この第１及び第２出力バッファ８０−１，８０−２の出力側にそれぞれ接続された２相の第１、第２クロックパルス出力用の第１、第２出力端子ＣＫ１Ｒ，ＣＫ２Ｒとを有している。

第１及び第２出力バッファ８０−１，８０−２は、同一の回路構成であって、例えば、ＣＭＯＳインバータを縦続に接続する構成を用いることができるが、より好ましくは、その出力状態としてＨレベル状態、低レベル（以下「Ｌレベル」という。）状態の他、ハイ（高）インピーダンス（以下「Ｈｉ−Ｚ」という。）状態とすることが可能なスリーステート型の出力バッファ構成とすることが望ましい。スリーステート型の第１及び第２出力バッファ８０−１，８０−２では、制御信号Ｃ１，Ｃ２がＨレベルの時には、出力端子の論理レベルが入力端子の論理レベルと等しく、制御信号Ｃ１，Ｃ２がＬレベルの時には、出力端子がＨｉ−Ｚ状態となる。このようなスリーステート型の第１及び第２出力バッファ８０−１，８０−２を用い、出力信号のＨレベルからＬレベル、あるいは、ＬレベルからＨレベルの信号遷移の途中にＨｉ−Ｚ出力状態をおくことで、自己走査サイリスタ１１１のゲートトリガに適した駆動信号波形を発生させることができる。

第１、第２出力端子ＣＫ１Ｒ，ＣＫ２Ｒには、出力側に第１、第２クロック端子ＣＫ１，ＣＫ２を有するＲＬ微分回路９０が接続されている。ＲＬ微分回路９０は、第１出力端子ＣＫ１Ｒ及び第１クロック端子ＣＫ１間に接続された抵抗９１と、第２出力端子ＣＫ２Ｒ及び第２クロック端子ＣＫ２間に接続された抵抗９２と、第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２間に直列に接続されたインダクタ９３及び抵抗９４とにより構成されている。

インダクタ９３は、例えば、高透磁率を備えたフェライト材料の表層又は内装に厚膜配線層を設け、インダクタ電極の一端から他端に貫通するように配線を形成したフェライトビーズ等を用いることができる。

ＲＬ微分回路９０の出力側の第１、第２クロック端子ＣＫ１，ＣＫ２の内、第１クロック端子ＣＫ１は、接続コネクタ９６−２、接続ケーブル９５−２及び接続コネクタ９７−２を介して走査回路部１００に接続され、第２クロック端子ＣＫ２は、接続コネクタ９６−３、接続ケーブル９５−３及び接続コネクタ９７−３を介して走査回路部１００に接続されている。

なお、図１においては、抵抗９１，９２を設けているが、クロック駆動回路７０の駆動能力によっては、抵抗９１，９２の抵抗値を略ゼロとすることができて、その場合には抵抗９１，９２を省略することも可能である。同様に、抵抗９４を省略することもできる。

（実施例１の発光サイリスタ）
図６（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。

図６（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。

図６（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、Ｐ型ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。

即ち、図示しない所定のバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１１と、Ｎ型不純物を含ませ成層したＮ型層２１２と、Ｐ型不純物を含ませたＰ型層２１３と、Ｎ型不純物を含ませ成層したＮ型層２１４とを順に積層させたＰＮＰＮの４層構造からなるウェハを形成する。次いで、公知のエッチング法を用い、図示しない溝部を形成することで、素子分離を行う。又、前記エッチングの過程で、Ｐ型層２１３の一部を露出させ、この露出領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１４の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。更に、ＧａＡｓ基材の裏面部に相当するＰ型層２１１の底面に、金属電極を形成してアノードＡを形成する。

図６（ｃ）は、図６（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。又、ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。

なお、図６に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

（実施例１の印刷制御部及びプリントヘッドの概略動作）
図１において、例えば、印刷制御部４０内の駆動指令信号ＤＲＶＯＮがＬレベルの場合、データ駆動回路６０におけるＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオン状態、ＮＭＯＳ６１ｂがオフ状態となり、抵抗６２を介してデータ端子ＤＡがＨレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３側の共通端子ＩＮ及び各発光サイリスタ２１０のカソードがＨレベルに上昇する。この結果、各発光サイリスタ２１０のアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０−１〜２１０−ｎが全て非発光状態となる。

これに対し、駆動指令信号ＤＲＶＯＮがＨレベルの場合、ＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオフ状態、ＮＭＯＳ６１ｂがオン状態となって、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも略ＧＮＤ電位（≒０Ｖ）となり、各発光サイリスタ２１０のアノード・カソード間に略電源電圧ＶＤＤが印加される。

この際、発光サイリスタ２１０−１〜２１０−ｎの内、第２クロック端子ＣＫ２から抵抗１２０を介して供給される第２クロックのＨレベルでシフト動作を開始する走査回路部１００により、発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、この発光サイリスタ２１０のゲートにトリガ電流を生じ、発光指令されているサイリスタ２１０がターンオンすることになる。ターンオンした発光サイリスタ２１０のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０は発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

即ち、発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査回路部１００の各段の走査回路１１０−１〜１１０−ｎにおけるオンしているサイリスタ１１１（＝１１１−１〜１１１−ｎ）に着目すると、発光サイリスタ２１０のアノードには電源電圧ＶＤＤが印加されており、そのカソードがＬレベルにされると、発光サイリスタ２１０のアノード・カソード間には電圧が印加される。一方、走査回路部１００における各段のサイリスタ１１１のゲートと、各発光サイリスタ２１０のゲートとがそれぞれ接続されているため、サイリスタ１１１のゲート・カソード間にも電圧が印加されることになる。この時、発光サイリスタ２１０−１〜２１０−ｎの内、走査回路部１００により発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、この発光サイリスタ２１０のゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０がターンオンすることになる。この際、発光サイリスタ２１０のカソードに流れる電流は、データ端子ＤＡに流入する駆動電流Ｉｏｕｔであって、前記発光サイリスタ２１０が発光状態になってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

（実施例１の印刷制御部及びプリントヘッドの詳細動作）
図７は、図１のプリントヘッド１３及び印刷制御部４０の詳細な動作を示すタイミングチャートである。

この図７では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

本実施例１のように、サイリスタ１１１を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックが用いられ、この２相のクロックは、出力端子ＣＫ１Ｒ，ＣＫ２Ｒを備えたクロック駆動回路７０によって駆動される。

図７のタイミングチャートにおいて、左端部に示す状態においては、制御信号Ｃ１，Ｃ２がＨレベルとなり、図示しない走査用矩形波発生回路等から出力された矩形波信号Ｓ６９−１，Ｓ６９−２が出力バッファ８０−１，８０−２でそれぞれ駆動され、これらの出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力されるクロックパルスがそれぞれＨレベルとされる。

クロック駆動回路７０の出力端子ＣＫ１Ｒは、抵抗９１を介してクロック端子ＣＫ１と接続され、更に、出力端子ＣＫ２Ｒも、抵抗９２を介してクロック端子ＣＫ２と接続されている。そのため、図７のタイミングチャートの左端部に示す状態においては、奇数組のサイリスタ１１１−１，１１１−３，１１１−５と偶数組のサイリスタ１１１−２，１１１−４，１１１−６とのいずれもそのカソードがＨレベルとされ、オフ状態となっている。又、駆動指令信号ＤＲＶＯＮはＬレベルとなっており、ＣＭＯＳインバータ６１の出力電位がＨレベルであって、抵抗６２、データ端子ＤＡ、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−６のカソードもまたＨレベルとなって、これらの発光サイリスタ２１０−１〜２１０−６がオフ状態にある。

以下、１段目、２段目走査回路１１０−１，１１０−２における各サイリスタ１１１−１，１１１−２のターンオン過程（１）、（２）を説明する。

（１） １段目走査回路１１０−１におけるサイリスタ１１１−１のターンオン過程
図７の時刻ｔ１において、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルからＬレベルに立ち下がる。これに伴い、クロック端子ＣＫ１の電位が、ａ部に示すようにＬレベルに立ち下がり、奇数組のサイリスタ１１１−１，１１１−３，１１１−５のカソード電位がＬレベルとなる。時刻ｔ１においては、出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベルとされており、クロック端子ＣＫ２から抵抗１２０、及びサイリスタ１１１−１のゲート・カソード間を通り、クロック端子ＣＫ１に至る経路に電流を生じ、この電流をトリガ電流としてサイリスタ１１１−１がターンオンすることになる。

典型的な設計例では、サイリスタ１１１−１をオンさせようとする時、ゲート・カソード間電圧が約１．６Ｖである。又、電源電圧ＶＤＤは３．３Ｖであって、前記クロック端子ＣＫ２のＨレベルの電位が電源電圧ＶＤＤと略等しく、サイリスタ１１１−１にゲート電流を生じさせるのに十分な値となっている。そのため、サイリスタ１１１−１をターンオンさせようとする時、このカソードには後述するようなアンダシュート波形を与える必要がない。

時刻ｔ２において、駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＬレベルに遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、サイリスタ１１１−１はオンしているので、このサイリスタ１１１−１のゲートに対してゲート電位を共有している発光サイリスタ２１０−１がオン状態となり、このカソードには、ｂ部に示すように駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ３において、駆動指令信号ＤＲＶＯＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＨレベルに遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０−１のアノード・カソード間電圧が略ゼロとなってこの発光サイリスタ２１０−１がオフし、ｃ部に示すように駆動電流Ｉｏｕｔが略ゼロとなる。

本例では、発光サイリスタ２１０−１を発光させて、図２の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝時刻ｔ３−時刻ｔ２）との積であり、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の駆動指令信号ＤＲＶＯＮをＬレベルのままとする。このように、駆動指令信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。

（２） ２段目走査回路１１０−２におけるサイリスタ１１１−２のターンオン過程
時刻ｔ４において、制御信号Ｃ２がＬレベルとなり、出力バッファ８０−２の出力端子ＣＫ２ＲがＨｉ−Ｚ状態になる。このＨｉ−Ｚ状態は、図７においてＨレベルとＬレベルの間の中間電位に横破線で示されている。

ここで、時刻ｔ４の直前において、出力端子ＣＫ２ＲがＨレベルであり、出力端子ＣＫ１ＲがＬレベルとなっているので、出力端子ＣＫ２Ｒから抵抗９２，９４、インダクタ９３、抵抗９１、及び出力端子ＣＫ１Ｒ（Ｌレベル）に至る経路で、電流を生じていた。ところが、時刻ｔ４の直後に、出力端子ＣＫ２ＲがＨｉ−Ｚ状態となって前記電流が遮断されるため、インダクタ９３に逆起電圧を生じ、クロック端子ＣＫ２にはｄ部に示すように、横線で示されるＧＮＤ電位以下のアンダシュート波形を生じる。

この時、サイリスタ１１１−２に着目すると、このアノード電位は電源電圧ＶＤＤであり、典型的な設計例では３．３Ｖとされる。一方、ダイード１３０−２のアノードは、サイリスタ１１１−１のゲートに接続されており、このサイリスタ１１１−１がオン状態になっているため、そのゲート電位は電源電圧ＶＤＤに近接したＨレベルである。そのため、サイリスタ１１１−１のゲートからダイオード１３０−２のアノード・カソード間を通り、サイリスタ１１１−２のゲート・カソード間を経由してクロック端子ＣＫ２に至る電流が流れ、この電流をトリガ電流としてサイリスタ１１１−２がターンオンすることになる。

時刻ｔ５において、出力バッファ８０−２の出力端子ＣＫ２ＲがＬレベルとされ、前記サイリスタ１１１−２のカソード電流の定常的な流入経路が確保される。ここで、時刻ｔ５と相前後して、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルとされ、抵抗９１を介してクロック端子ＣＫ１もＨレベルとなる。これにより、サイリスタ１１１−１のカソード電位が上昇して、このアノード・カソード間電圧が急激に減少し、このサイリスタ１１１−１がターンオフする。

時刻ｔ６において、駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。前述したように、時刻ｔ６において、サイリスタ１１１−２はオン状態にあり、サイリスタ１１１−１がオフ状態となっている。このように、サイリスタ１１１−２はオンしているので、このゲートに対してゲート電位を共有している発光サイリスタ２１０−２がオンし、このカソードにはｅ部に示すように駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

次いで、時刻ｔ７において、駆動指令信号ＤＲＶＯＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０−２のアノード・カソード間電圧は略ゼロとなってこの発光サイリスタ２１０−２がオフし、ｆ部に示すように駆動電流Ｉｏｕｔが略ゼロとなる。

以下同様にして、出力バッファ８０−１，８０−２における出力端子ＣＫ１Ｒ，ＣＫ２Ｒ電位の遷移と駆動指令信号ＤＲＶＯＮのオン、オフとが順に発生し、発光サイリスク２１０−３〜２１０−６を順次点灯することができる。

（図７中のアンダシュート波形の説明）
図８（ａ）、（ｂ）は、図１中のクロック駆動回路７０内のスリーステート型の第１、第２出力バッファ８０−１，８０−２、ＲＬ微分回路９０、及び走査回路１１０−１，１１０−２と図７中のタイミングチャートとの要部を示す図であり、同図（ａ）は要部の回路図、及び、同図（ｂ）は要部の電圧波形図である。

図８（ａ）において、クロック駆動回路７０を構成するスリーステート型の第１及び第２出力バッファ８０−１，８０−２の内、スリーステート型の第１出力バッファ８０−１は、制御信号Ｃ１を反転するインバータ８１−１と、制御信号Ｃ１及び矩形波信号Ｓ６９−１の否定論理積を求める２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）８２−１と、インバータ８１−１の出力信号及び矩形波信号Ｓ６９−１の否定論理和を求める２入力の否定論理和回路（以下「ＮＯＲ回路」という。）８３−１とを有し、これらのＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力側に、第１スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−１、第２スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−１、ダイオード８４−１ａ、及び第１ダイオード８５−１ａが接続されている。

ＰＭＯＳ８４−１は、ゲートがＮＡＮＤ回路８２−１の出力端子に接続され、ソースが第１電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続されている。ＮＭＯＳ８５−１は、ゲートがＮＯＲ回路８３−１の出力端子に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続され、ソースが第２電源（例えば、グランドＧＮＤ）に接続されている。ダイオード８４−１ａは、カソードがＶＤＤ電源に接続され、アノードが第１出力端子ＣＫ１Ｒに接続されている。ダイオード８５−１ａは、カソードが第１出力端子ＣＫ１Ｒに接続され、アノードがグランドＧＮＤに接続されている。

なお、２つのダイオード８４−１ａ，８５−１ａの内、一方のダイオード８４−１ａは動作上不要であるが、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。

スリーステート型の第２出力バッファ８０−２は、第１出力バッファ８０−１と同一の回路であり、制御信号Ｃ２を反転するインバータ８１−２と、制御信号Ｃ２及び矩形波信号Ｓ６９−２の否定論理積を求める２入力のＮＡＮＤ回路８２−２と、インバータ８１−２の出力信号及び矩形波信号Ｓ６９−１の否定論理和を求める２入力のＮＯＲ回路８３−２とを有し、これらのＮＡＮＤ回路８２−２及びＮＯＲ回路８３−２の出力側に、第３スイッチ素子（例えば、ＰＭＯＳ）８４−２、第４スイッチ素子（例えば、ＮＭＯＳ）８５−２、ダイオード８４−２ａ、及び、第２ダイオード８５−２ａが接続されている。

ＰＭＯＳ８４−２は、ゲートがＮＡＮＤ回路８２−２の出力端子に接続され、ソースがＶＤＤ電源に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続されている。ＮＭＯＳ８５−２は、ゲートがＮＯＲ回路８３−２の出力端子に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続され、ソースがグランドＧＮＤに接続されている。ダイオード８４−２ａは、カソードがＶＤＤ電源に接続され、アノードが第２出力端子ＣＫ１Ｒに接続されている。ダイオード８５−２ａは、カソードが第２出力端子ＣＫ１Ｒに接続され、アノードがグランドＧＮＤに接続されている。

第１出力バッファ８０−１と同様に、２つのダイオード８４−２ａ，８５−２ａの内、一方のダイオード８４−２ａは動作上不要であるが、ＰＭＯＳ８４−２及びＮＭＯＳ８５−２を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。

第１出力バッファ８０−１及び第２出力バッファ８０−２は、同一の動作を行うので、例えば、第１出力バッファ８０−１の動作を以下説明する。

第１出力バッファ８０−１において、制御信号Ｃ１がＨレベル、及び矩形波信号Ｓ６９−１がＬレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＨレベルの場合、ＰＭＯＳ８４−１がオフ状態、ＮＭＯＳ８５−１がオン状態となって、出力端子ＣＫ１ＲがＬレベルとなる。制御信号Ｃ１及び矩形波信号Ｓ６９−１が共にＨレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＬレベルの場合、ＰＭＯＳ８４−１がオン状態、ＮＭＯＳ８５−１がオフ状態となって、出力端子ＣＫ１ＲがＨレベルとなる。又、制御信号Ｃ１がＬレベルの場合、ＮＡＮＤ回路８２−１の出力端子がＨレベル、ＮＯＲ回路８３−１の出力端子がＬレベルであって、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１が共にオフ状態となって、出力端子ＣＫ１ＲがＨｉ−Ｚ状態となる。

図１を用いて説明したように、サイリスタ１１１−１は、アノードがＶＤＤ電源に接続され、カソードがクロック端子ＣＫ１と接続され、更にそのクロック端子ＣＫ１が抵抗９１を介して出力端子ＣＫ１Ｒに接続されている。サイリスタ１１１−２は、アノードがＶＤＤ電源に接続され、カソードがクロック端子ＣＫ２に接続され、更にそのクロック端子ＣＫ２が抵抗９２を介して出力端子ＣＫ２Ｒに接続されている。クロック端子ＣＫ１，ＣＫ２間は、インダクタ９３及び抵抗９４を介して接続されている。サイリスタ１１１−１のゲートは、抵抗１２０を介してクロック端子ＣＫ２に接続されている。

前述したように、サイリスタ１１１−１のターンオン過程においては、そのゲートが電源電圧ＶＤＤと略等しいＨレベルとなり、クロック端子ＣＫ２をＬレベルにすることで、サイリスタ１１１−２にゲート電流を生じさせて、このサイリスタ１１１−２をターンオンすることができる。

次に、サイリスタ１１１−２のターンオン過程を考える。
これは、図７及び図８（ｂ）のタイミングチャートの時刻ｔ４の直前の場合に相当するものであって、出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベル、出力バッファ８０−１の出力端子ＣＫ１ＲがＬレベルになっている。

時刻ｔ４の直前においては、図８（ａ）の実線矢印で示す向きに電流Ｉ１を生じる。電流Ｉ１は、ＶＤＤ電源、ＰＭＯＳ８４−２、出力端子ＣＫ２Ｒ、抵抗９２，９４、インダクタ９３、抵抗９１、及びＮＭＯＳ８５−１を経由してグランドＧＮＤに至る経路を通る。

次いで、時刻ｔ４の直後において、制御信号Ｃ２がＬレベルになり、ＰＭＯＳ８４−２がオフ状態に遷移して出力端子ＣＫ２ＲがＨｉ−Ｚ状態になる。これにより、インダクタ９３には図８（ａ）中の＋極性及び−極性の向きに逆起電圧を生じ、破線矢印にて示す向きの電流Ｉ２を生じる。電流Ｉ２の経路は、インダクタ９３の＋極性から抵抗９１、及びＮＭＯＳ８５−１を経由してグランドＧＮＤに至り、グランドＧＮＤからダイオード８５−２ａ、及び抵抗９２，９４を経由してインダクタ９３の−極性に戻る第２の電流経路である。

この第２の電流経路に着目すると、ダイオード８５−２ａのアノードがグランドＧＮＤに接続されているので、出力端子ＣＫ２Ｒの電位は、ＧＮＤ電位よりもダイオード８５−２ａの順電圧分低い電位となり、クロック端子ＣＫ２の電位は、ダイオード８５−２ａの順電圧よりも抵抗９２の両端に生じる電圧降下分だけ更に低い電位となることが判る。この結果、一点鎖線矢印にて示すように、ＶＤＤ電源からオン状態にあるサイリスタ１１１−１のアノード・ゲート間、ダイオード１３０−２、及びサイリスタ１１１−２のゲート・カソード間を通ってクロック端子ＣＫ２に至る経路に電流Ｉ３を生じ、サイリスタ１１１−２のゲート・カソード間に生じるゲート電流がトリガ電流となってサイリスタ１１１−２がターンオンする。

図８（ｂ）は以上の過程を示す波形図であって、出力端子ＣＫ２ＲがＨレベルからＨｉ−Ｚ状態に遷移する時、クロック端子ＣＫ２には、ｄ部に示すように急峻に立ち下がったアンダシュート部を生じて、ＧＮＤ電位よりも電圧Ｖｐ分低くすることができる。

典型的な設計例では、電源電圧ＶＤＤが３．３Ｖであり、ダイオード１３０−２の順電圧Ｖｆを約１．６Ｖ、サイリスタ１１１−２のゲート・カソード間に生じるＰＮ接合の順電圧Ｖｇｋもまた１．６Ｖである。又、オン状態にあるサイリスタ１１１−１のゲート電位は、電源電圧ＶＤＤに略等しい３．３Ｖである。一点鎖線の矢印経路に電流Ｉ３を生じさせるためには、
Ｖｆ＋Ｖｇｋ＜ＶＤＤ＋Ｖｐ
であることを必要としている。この時、図８（ｂ）に示すクロック端子ＣＫ２の電位波形にアンダシュート部ｄが無く、Ｖｐ＝０Ｖであると、
Ｖｆ＋Ｖｇｋ＝ｌ．６Ｖ＋ｌ．６Ｖ＝３．２Ｖ
となって電源電圧ＶＤＤと同程度の値なので、サイリスタ１１１−２をターンオンさせるに十分なゲートトリガ電流を得ることができない。

これに対し、本実施例１のように、例えば前記アンダシュート波形として電圧Ｖｐ＝０．６Ｖといった値を与えることで、
ＶＤＤ＋Ｖｐ＝３．３Ｖ＋０．６Ｖ＝３．９Ｖ
となり、前記電圧が先に試算したダイオード等の順電圧の加算値よりも大きく、サイリスタ１１１−２をターンオンさせるに十分なゲートトリガ電流を発生できるようになる。しかも、図８（ｂ）のｄ部に示したように、クロック端子ＣＫ２の電位波形はこの前縁が急峻に立ち下がる形状を有しているので、サイリスタ１１１−２のターンオン動作を高速に行える効果を得ることができる。

（実施例１の変形例１）
図９は、本発明の実施例１における図１の変形例１である印刷制御部４０及びプリントヘッド１３Ａの概略の回路構成を示すブロック図であり、図１中の要素と共通の要素には共通の符号が付されている。

本変形例１では、実施例１と同様の印刷制御部４０を有している。印刷制御部４０には、実施例１と同様の複数の接続コネクタ９６（＝９６−１〜９６−３）、接続ケーブル９５（＝９５−１〜９５−３）及び接続コネクタ９７（＝９７−１〜９７−３）を介して、実施例１のプリントヘッド１３とは異なる構成のプリントヘッド１３Ａが接続されている。本変形例１のプリントヘッド１３Ａは、実施例１と同様の走査回路部１００と、実施例１の発光素子アレイ２００とは異なる構成の発光素子アレイ２００Ａとを有している。

発光素子アレイ２００Ａは、複数の２端子発光素子（例えば、ＬＥＤ）２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）を有し、これらの各ＬＥＤ２１０Ａのアノードが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続され、カソードが駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続されている。各ＬＥＤ２１０Ａは、アノード・カソード間に所定電圧が印加されると、オン状態になってカソード電流が流れ、発光する素子である。ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎの総数ｎは、実施例１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ａの場合、４９９２個であり、これらが配列されることになる。

このような構成の印刷制御部４０及びプリントヘッド１３Ａでは、以下のように動作する。
例えば、データ駆動回路６０において、駆動指令信号ＤＲＶＯＮがＬレベルの場合、これがＣＭＯＳインバータ６１により反転され、抵抗６２を介してデータ端子ＤＡがＨレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３Ａ側の共通端子ＩＮ及び各ＬＥＤ２１０ＡのカソードがＨレベルに上昇する。この結果、ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎが全て非発光状態になる。

これに対し、駆動指令信号ＤＲＶＯＮがＨレベルの場合、これがＣＭＯＳインバータ６１により反転され、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも略ＧＮＤ電位（≒０Ｖ）となる。この際、ＬＥＤ２１０Ａ−１〜２１０Ａ−ｎの内、走査回路部１００により、発光指令されているＬＥＤ２１０Ａのアノードのみを選択的にＨレベルとすることで、発光指令されているＬＥＤ２１０Ａがオン状態になる。オン状態のＬＥＤ２１０Ａのカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、ＬＥＤ２１０Ａが発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
このように、本変形例１では、実施例１とほぼ同様に動作する。

（実施例１の変形例２）
図８（ａ）のクロック駆動回路７０において、第１、第２出力バッファ８０−１，８０−２中のダイオード８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａは、ＰＭＯＳ８４−１，８４−２及びＮＭＯＳ８５−１，８５−２の寄生ダイオードによりそれぞれ構成されているが、例えば、ＰＭＯＳ８４−１，８４−２及びＮＭＯＳ８５−１，８５−２を他のトランジスタ等のスイッチ素子によりそれぞれ構成する場合、寄生ダイオードに代えて、通常のダイオードにより、ダイオード８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａをそれぞれ構成しても良い。

又、通常のダイオードで構成されるダイオード８４−１ａ，８４−２ａは、電流Ｉ２を流す電流経路において不要であるので、これらのダイオード８４−１ａ，８４−２ａを省略しても良い。これにより、回路素子数を削減できる。

（実施例１及び変形例１、２の効果）
本実施例１及び変形例１、２によれば、次の（ａ）、（ｂ）のような効果がある。

（ａ） 従来構成の走査回路部の駆動においては、例えば、図１のＲＬ微分回路９０に相当する箇所にＣＲ微分回路をそれぞれ設けて、図８（ｂ）のｄ部においてアンダシュート波形を生成し、２個のクロック端子ＣＫ１，ＣＫ２から２相のクロックを出力している。この際、ＣＲ微分回路においては、直流成分を伝達することができないので、２個のクロック端子ＣＫ１，ＣＫ２に対して各２個の出力端子ＣＫ１Ｒ，ＣＫ２Ｒ（＝合計４個の出力端子）、即ち、転送クロック当たり２個で合計４個の出力端子が必要であった。

これに対し、本実施例１や変形例１、２によれば、第２クロック端子ＣＫ２から出力される第２クロックが第１抵抗１２０を介して初段の走査回路１１０−１に印加されると、走査回路部１００が発光素子アレイ２００，２００Ａに対する走査を開始するので、スタート信号が不要になってスタート信号用端子を削減できると共に、回路構成を簡単化できる。更に、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力される第１、第２クロックパルスをＲＬ微分回路９０で微分して、図８（ｂ）のｄ部におけるアンダシュート波形を生成しているので、クロック駆動回路７０における出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。又、図１に示すＲＬ微分回路９０は１つでよく、インダクタ９３も１素子のみ設ければよい。これにより、プリントヘッド１３，１３Ａにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

（ｂ） 本実施例１や変形例１、２の画像形成装置１によれば、プリントヘッド１３，１３Ａを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３，１３Ａを用いることにより、本実施例１や変形例１、２のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３，１３Ａを数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。

本発明の実施例２における画像形成装置１では、主として、プリントヘッド１３Ｂの回路構成が、実施例１のプリントヘッド１３と異なるので、以下、その異なる部分について説明する。

（実施例２の印刷制御部及びプリントヘッド）
図１０は、本発明の実施例２における印刷制御部４０及びプリントヘッド１３Ｂの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のプリントヘッド１３Ｂは、実施例１とは異なる構成の走査回路部１００Ｂ及び発光素子アレイ２００Ｂを有し、これらが実施例１と同様の複数の接続ケーブル９５（＝９５−１〜９５−３）及び複数の接続コネクタ９６（＝９６−１〜９６−３），９７（＝９７−１〜９７−３）を介して、実施例１と同様の印刷制御部４０に接続されている。

走査回路部１００Ｂにより走査される発光素子アレイ２００Ｂは、３端子発光素子としての例えば複数のＮゲート型の発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ，・・・）を有し、これらの各発光サイリスタ２１０Ｂのアノードが駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９７−１に接続され、カソードが第１電源（例えば、グランドＧＮＤ）に接続され、ゲートが走査回路部１００Ｂの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの総数ｎは、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ｂの場合、４９９２個であり、これらが配列されることになる。

走査回路部１００Ｂは、印刷制御部４０から接続コネクタ９６−２，９６−３、接続ケーブル９５−２，９５−３及び接続コネクタ９７−２，９７−３を介して供給される２相の第１、第２クロックにより駆動され、発光素子アレイ２００Ｂにトリガ電流を流してオン／オフ動作させる回路であり、Ｎゲート型の自己走査サイリスタを用いた複数段の走査回路１１０Ｂ（＝１１０Ｂ−１〜１１０Ｂ−ｎ、例えばｎ＝４９９２）と、第２クロック端子ＣＫ２から出力される第２クロックを入力するスタート信号用の第１抵抗１２０Ｂと、複数のダイオード１３０Ｂ（＝１３０Ｂ−２〜１３０Ｂ−ｎ、例えばｎ＝４９９２）とを有し、自己走査型シフトレジスタにより構成されている。

各段の走査回路１１０Ｂ（＝１１０Ｂ−１〜１１０Ｂ−ｎ）は、第１端子（例えば、カソード）が第１電源（例えば、グランドＧＮＤ）に接続されたサイリスタ１１１Ｂ（＝１１１Ｂ−１〜１１１Ｂ−ｎ）と、この各サイリスタ１１１Ｂの制御端子（例えば、ゲート）及び第２電源（例えば、ＶＤＤ電源）間に接続された複数の第２抵抗１１２Ｂ（＝１１２Ｂ−２〜１１２Ｂ−ｎ）とにより、それぞれ構成されている。但し、実施例１と同様に、初段のサイリスタ１１１Ｂ−１のゲートとＶＤＤ電源との間には、第２抵抗１１２Ｂが設けられていない。

奇数段の走査回路１１０Ｂ−１，１１０Ｂ−３，・・・，１１０Ｂ−（ｎ−１）における各サイリスタ１１１Ｂ−１，１１１Ｂ−３，・・・，１１１Ｂ−（ｎ−１）は、第２端子（例えば、アノード）が接続コネクタ９７−２、接続ケーブル９５−２及び接続コネクタ９６−２を介して第１クロック端子ＣＫ１に接続され、カソードがグランドＧＮＤに接続されている。初段のサイリスタ１１１Ｂ−１のゲートは、第１抵抗１２０Ｂ、接続コネクタ９７−３、接続ケーブル９５−３及び接続コネクタ９６−３を介して第２クロック端子ＣＫ２に接続されると共に、初段の出力端子Ｑ１に接続されている。３段目以降の奇数段のサイリスタ１１１Ｂ−３，１１１Ｂ−５，・・・，１１１Ｂ−（ｎ−１）における各ゲートは、各第２抵抗１１２Ｂ（＝１１２Ｂ−３，１１２Ｂ−５，・・・，１１２Ｂ−（ｎ−１））を介してＶＤＤ電源に接続されると共に、奇数段の各出力端子Ｑ３，Ｑ５，・・・，Ｑ（ｎ−１）にそれぞれ接続されている。

偶数段の走査回路１１０Ｂ−２，１１０Ｂ−４，・・・，１１０Ｂ−ｎにおける各サイリスタ１１１Ｂ−２，１１１Ｂ−４，・・・，１１１Ｂ−ｎは、アノードが接続コネクタ９７−３、接続ケーブル９５−３及び接続コネクタ９６−３を介して第２クロック端子ＣＫ２に接続され、カソードがグランドＧＮＤに接続され、ゲートが第２抵抗１１２Ｂ（＝１１２Ｂ−２，１１２Ｂ−４，・・・，１１２Ｂ−ｎ）を介してＶＤＤ電源に接続されると共に、そのゲートが偶数段の各出力端子Ｑ２，Ｑ４，・・・，Ｑｎにそれぞれ接続されている。

初段から最終段までの各段のサイリスタ１１１Ｂ−１〜１１１Ｂ−ｎにおけるゲート間は、ダイオード１３０Ｂ（＝１３０Ｂ−２，１３０Ｂ−３，・・・，１３０Ｂ−ｎ）を介してそれぞれ接続されている。各段のサイリスタ１１１Ｂ−１〜１１１Ｂ−ｎのゲート間に接続されたダイオード１３０Ｂ−２〜１３０Ｂ−ｎは、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが順次点灯する時の走査方向（例えば、図１０において右方向）を決定するために設けられている。

各段の走査回路１１０Ｂにおけるサイリスタ１１１Ｂは、発光素子アレイ２００Ｂにおける発光サイリスタ２１０Ｂと同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、実施例１と同様に、発光サイリスタ２１０Ｂのような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。

走査回路部１００Ｂでは、実施例１と同様に、印刷制御部４０の第１、第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１、第２クロックに基づき、サイリスタ１１１Ｂ−１〜１１１Ｂ−ｎが択一的にオン状態となり、このオン状態が発光素子アレイ２００Ｂに伝達され、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内から発光すべき発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎを指令する働きをする。この走査回路部１００Ｂにおいて、オン状態となる各段の走査回路１１０Ｂにおけるサイリスタ１１１Ｂのオン状態が、２相の第１、第２クロック毎に隣接サイリスタ１１１Ｂに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

実施例１と同様に、初段のサイリスタ１１１Ｂ−１においては、２段目以降のサイリスタ１１１Ｂ−２〜１１１Ｂ−ｎと違って、ゲートとＶＤＤ電源との間を接続する第２抵抗１１２Ｂが削除されているが、後述するように、これは部品点数を削減するための工夫であって、低コスト化への配慮が不要である場合には、サイリスタ１１１Ｂ−１のゲートとＶＤＤ電源との間に第２抵抗１１２Ｂを設ける構成とすることもできる。

即ち、初段のサイリスタ１１１Ｂ−１におけるゲートと第２クロック端子ＣＫ２との間には、ダイオード１３０Ｂではなく、第１抵抗１２０Ｂが設けられ、しかも、そのゲートとＶＤＤ電源との間の第２抵抗１１２Ｂが削除されている。そのため、初段のサイリスタ１１１Ｂ−１のゲートとＶＤＤ電源との間の抵抗を、第２クロック端子ＣＫ２側に接続替えすることで、そのゲートと第２クロック端子ＣＫ２との間に設けられていたダイオードを省略したものと見ることもできる。このような構成にすることで、以下のような利点がある。

画像形成装置１において、印刷動作を停止している待機状態においては、第１、第２クロック端子ＣＫ１，ＣＫ２から供給される第１、第２クロックがＬレベルにされるが、サイリスタ１１１Ｂ−１のゲートとＶＤＤ電源との間に抵抗１１２Ｂを設ける場合には、ＶＤＤ電源側から前記抵抗１１２Ｂ及び抵抗１２０Ｂを介して、Ｌレベルである第２クロック端子ＣＫ２側に電流が流れ続けてしまう。このような待機時における電流は、無駄な電力消費を引き起こして画像形成装置１の待機時消費電力を増大させることとなって望ましくない。それに加えて、待機時に抵抗１２０Ｂを介して流れる電流は、プリントヘッド１３Ｂの製造後に行われる検査工程におけるリーク電流測定を困難なものとする。

半導体製造プロセスの欠陥に起因してサイリスタ１１１Ｂ−１〜１１１Ｂ−ｎに不具合がある時、μＡ以下の僅かなリーク電流を生じることがある。これを測定・検出することで不良品を取り除くことが行われるが、前述したような待機状態における消費電流を生じる場合には、前記リーク電流による僅かな電流増加を検出することが困難である。

これに対し、本実施例２の構成においては、サイリスタ１１１Ｂ−１のゲートとＶＤＤ電源との間に抵抗１１２Ｂを設けていないので、この抵抗１１２Ｂを介して定常的に流れる電流を無くすことが可能となり、待機時消費電力を略ゼロとすることができて省エネルギー効果に優れたものとすることができる。その上、検査工程におけるリーク電流起因の潜在的な不良品を効果的に取り除くことができて、その品質を飛躍的に向上させることができる。

このような走査回路部１００Ｂを有するプリントヘッド１３Ｂに接続される印刷制御部４０は、実施例１とは異なる駆動用矩形波の信号である負論理の駆動指令信号ＤＲＶＯＮ−Ｎに基づいて、複数の発光素子アレイ２００Ｂを時分割駆動するための実施例１と同様の複数のデータ駆動回路６０と、走査用の矩形波信号Ｓ６２−１，Ｓ６２−２に基づいて、走査回路部１００Ｂに供給する２相の第１、第２クロックを生成するための実施例１と同様のクロック駆動回路７０及びＲＬ微分回路９０等とを有している。

図１０においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光素子アレイ２００Ｂは、例えば、総数４９９２個の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎを有し、これらの発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが複数の発光サイリスタの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、実施例１と同様に、発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００Ｂのチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３Ｂに必要な総数４９９２個の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎを構成している。この際、データ駆動回路６０は前記２６個の発光素子アレイ２００Ｂに対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。

一方、クロック駆動回路７０及びＲＬ微分回路９０は、実施例１と同様に、アレイ化した走査回路部１００Ｂのチップを駆動するものであるが、単にクロックを生成するのみならず、サイリスタ１１１Ｂの点灯エネルギーを制御する必要があり、プリントヘッド１３Ｂの高速動作のためには、走査回路部１００Ｂ毎に設けることが好ましい。しかし、プリントヘッド１３Ｂのデータ転送が低速で良い場合には、クロック駆動回路７０及びＲＬ微分回路９０の出力端子と複数の走査回路部１００Ｂを並列に接続することで、その回路を共用することができる。

これらのデータ駆動回路６０、クロック駆動回路７０、ＲＬ微分回路９０、及び走査回路部１００Ｂにより、本実施例２の駆動装置が構成されている。なお、データ駆動回路６０、クロック駆動回路７０及びＲＬ微分回路９０は、図１０においては、印刷制御部４０の内部に配置されているが、プリントヘッド１３Ｂの内部に配置しても良い。

（実施例２の発光サイリスタ）
図１１（ａ）〜（ｃ）は、図１０中のＮゲート型の発光サイリスタ２１０Ｂを示す構成図である。

図１１（ａ）は、Ｎゲート型の発光サイリスタ２１０Ｂの回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。

図１１（ｂ）は、発光サイリスタ２１０Ｂの断面構造を示す図である。発光サイリスタ２１０Ｂは、例えば、Ｎ型ＧａＡｓウェハ基材を用い、実施例１の発光サイリスタ２１０とほぼ同様に、公知のＭＯ−ＣＶＤ法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。

即ち、図示しないＮ型ＧａＡｓウェハ基材上に、所定のバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２３１と、Ｐ型不純物を含ませ成層したＰ型層２３２と、Ｎ型不純物を含ませたＮ型層２３３と、Ｐ型不純物を含ませ成膜したＰ型層２３４とを順に積層させたＰＮＰＮの４層構造からなるウェハを形成する。更に、公知のエッチング法により、図示しない溝部を形成することで、素子分離を行う。

又、前記エッチングの過程で、Ｎ型層２３３の一部を露出させ、この露出領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＰ型層２３４の一部を露出させ、この露出領域の一部に金属配線を形成してアノードＡを形成する。更に、Ｎ型ＧａＡｓウェハ基材の裏面部であるＮ型層２３１の底面にも、この全面に金属電極を形成してカソードＫを形成する。

図１１（ｃ）は、図１１（ｂ）と対比させて描いた発光サイリスタ２１０Ｂの等価回路図である。発光サイリスタ２１０Ｂは、ＰＮＰＴＲ２４１とＮＰＮＴＲ２４２とからなり、ＰＮＰＴＲ２４１のエミッタが発光サイリスタ２１０ＢのアノードＡに相当し、ＰＮＰＴＲ２４１のベースが発光サイリスタ２１０ＢのゲートＧに相当し、ＮＰＮＴＲ２４２のエミッタが発光サイリスタ２１０ＢのカソードＫに相当している。又、ＰＮＰＴＲ２４１のコレクタは、ＮＰＮＴＲ２４２のベースに接続され、ＰＮＰＴＲ２４１のベースが、ＮＰＮＴＲ２４２のコレクタに接続されている。

なお、図１１に示す発光サイリスタ２１０Ｂでは、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を形成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

（実施例２の印刷制御部及びプリントヘッドの概略動作）
図１０において、例えば、印刷制御部４０内の駆動指令信号ＤＲＶＯＮ−ＮがＨレベルの場合、データ駆動回路６０におけるＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオフ状態、ＮＭＯＳ６１ｂがオン状態となり、抵抗６２を介してデータ端子ＤＡがＬレベルとなる。そのため、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して、プリントヘッド１３Ｂ側の共通端子ＩＮ及び各発光サイリスタ２１０ＢのアノードがＬレベルになる。この結果、各発光サイリスタ２１０Ｂのアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが全て非発光状態となる。

これに対し、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＣＭＯＳインバータ６１を構成するＰＭＯＳ６１ａがオン状態、ＮＭＯＳ６１ｂがオフ状態となって、抵抗６２を介してデータ端子ＤＡがＨレベルとなる。この結果、接続コネクタ９６−１、接続ケーブル９５−１及び接続コネクタ９７−１を介して共通端子ＩＮも電源電圧ＶＤＤに略等しい電位にまで上昇し、各発光サイリスタ２１０Ｂのアノード・カソード間に略電源電圧ＶＤＤが印加される。

この際、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内、走査回路部１００Ｂにより、発光指令されている発光サイリスタ２１０Ｂのゲートのみを選択的にＬレベルとすることで、この発光サイリスタ２１０Ｂのゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０Ｂがターンオンすることになる。ターンオンした発光サイリスタ２１０Ｂのアノードに流れる電流は、データ端子ＤＡから供給される電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０Ｂは発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

即ち、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの動作を考えるにあたり、走査回路部１００Ｂの各段の走査回路１１０Ｂ−１〜１１０Ｂ−ｎにおけるオンしているサイリスタ１１１Ｂ（＝１１１Ｂ−１〜１１１Ｂ−ｎ）に着目すると、発光サイリスタ２１０ＢのカソードがグランドＧＮＤに接続されており、そのアノードがＨレベルにされると、発光サイリスタ２１０Ｂのアノード・カソード間には電圧が印加される。一方、走査回路部１００Ｂにおける各段のサイリスタ１１１Ｂのゲートと、各発光サイリスタ２１０Ｂのゲートとがそれぞれ接続されているため、サイリスタ１１１Ｂのアノード・ゲート間にも電圧が印加されることになる。この時、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの内、走査回路部１００Ｂにより発光指令されている発光サイリスタ２１０Ｂのゲートのみを選択的にＬレベルとすることで、この発光サイリスタ２１０Ｂのゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０Ｂがターンオンすることになる。この際、発光サイリスタ２１０Ｂのアノードに流れる電流は、データ端子ＤＡから供給される駆動電流Ｉｏｕｔであって、前記発光サイリスタ２１０Ｂが発光状態になってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

（実施例２の印刷制御部及びプリントヘッドの詳細動作）
図１２は、図１０のプリントヘッド１３Ｂ及び印刷制御部４０の詳細な動作を示すタイミングチャートである。

この図１２では、実施例１の図７と同様に、図２の画像形成装置１での印刷動作時における１ライン走査において、図１０の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

図１２のタイミングチャートにおいて、左端部に示す状態においては、制御信号Ｃ１，Ｃ２がＨレベルとなり、走査用矩形波信号Ｓ６２−１，Ｓ６２−２が出力バッファ８０−１，８０−２でそれぞれ駆動され、これらの出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力されるクロックパルスがそれぞれＬレベルとされる。

クロック駆動回路７０の出力端子ＣＫ１Ｒは、抵抗９１を介してクロック端子ＣＫ１と接続され、更に、出力端子ＣＫ２Ｒも、抵抗９２を介してクロック端子ＣＫ２と接続されている。そのため、図１２のタイミングチャートの左端部に示す状態においては、奇数組のサイリスタ１１１Ｂ−１，１１１Ｂ−３，１１１Ｂ−５と偶数組のサイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６とのいずれもそのアノードがＬレベルとされ、オフ状態となっている。又、駆動指令信号ＤＲＶＯＮ−ＮはＨレベルとなっており、ＣＭＯＳインバータ６１の出力電位がＬレベルであって、抵抗６２、データ端子ＤＡ、接続コネクタ９６−１、接続ケーブル９５−１、接続コネクタ９７−１、及び共通端子ＩＮを介して、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−６のアノードもまたＬレベルとなり、これらの発光サイリスタ２１０Ｂ−１〜２１０Ｂ−６がオフ状態にある。

以下、１段目、２段目走査回路１１０Ｂ−１，１１０Ｂ−２における各サイリスタ１１１Ｂ−１，１１１Ｂ−２のターンオン過程（１）、（２）を説明する。

（１） １段目走査回路１１０Ｂ−１におけるサイリスタ１１１Ｂ−１のターンオン過程
図１２の時刻ｔ１において、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベルとされ、それに応じてクロック端子ＣＫ１の電位が、ａ部に示すようにＨレベルに立ち上がる。この時、出力バッファ８０−２の出力端子ＣＫ２ＲはＬレベルとされ、クロック端子ＣＫ２もＬレベル状態にある。

電源電圧ＶＤＤは、典型的な設計例では３．３Ｖとされ、サイリスタ１１１Ｂ−１のアノード電位もまた３．３Ｖに略等しい。一方、サイリスタ１１１Ｂ−１のゲートは、抵抗１２０Ｂを介してクロック端子ＣＫ２に接続されているので、ＶＤＤ電源からサイリスタ１１１Ｂ−１のアノード・ゲート間を通り、抵抗１２０Ｂを経由してクロック端子ＣＫ２に至る経路に電流が流れ、この電流をトリガ電流としてサイリスタ１１１Ｂ−１はターンオンすることになる。

時刻ｔ２において、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−１のアノード・カソード間には電源電圧ＶＤＤと略等しい電圧が印加される。この時、サイリスタ１１１Ｂ−１はオンしているので、このサイリスタ１１１Ｂ−１のゲートに対してゲート電位を共有している発光サイリスタ２１０Ｂ−１がオンし、この発光サイリスタ２１０Ｂ−１のアノードには、ｂ部に示すように駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ３において、駆動指令信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−１のアノード・カソード間電圧は略ゼロとなってこの発光サイリスタ２１０Ｂ−１がオフし、ｃ部に示すように駆動電流Ｉｏｕｔが略ゼロとなる。

本例では、発光サイリスタ２１０Ｂ−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（時刻ｔ３−時刻ｔ２）との積であり、発光サイリスタ２１０Ｂ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０Ｂ−１毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０Ｂ−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の駆動指令信号ＤＲＶＯＮ−ＮをＨレベルのままとする。このように、駆動指令信号ＤＲＶＯＮ−Ｎによって発光サイリスタ２１０Ｂの発光の有無もまた制御することができる。

（２） ２段目走査回路１１０Ｂ−２におけるサイリスタ１１１Ｂ−２のターンオン過程
時刻ｔ４において、制御信号Ｃ２をＬレベルにして出力バッファ８０−２の出力端子ＣＫ２ＲがＨｉ−Ｚ状態になる。この時刻ｔ４の直前においては、出力バッファ８０−１の出力端子ＣＫ１ＲがＨレベル、出力バッファ８０−２の出力端子ＣＫ２ＲがＬレベルであり、出力端子ＣＫ１Ｒから抵抗９１、インダクタ９３、及び抵抗９４，９２を経由して出力端子ＣＫ２Ｒに至る経路に電流を生じている。時刻ｔ４の直後には、出力端子ＣＫ２ＲがＨｉ−Ｚ状態とされ、前記経路の電流が遮断されることで、インダクタ９３には逆起電圧を生じ、クロック端子ＣＫ２の電位は、ｄ部に示すように電源電圧ＶＤＤ以上に上昇してオーバシュート波形を生じる。

この時、サイリスタ１１１Ｂ−２に着目して考える。電源電圧ＶＤＤは、典型的な設計例では３．３Ｖとされ、前記オーバシュート波形を生じることで、サイリスタ１１１Ｂ−２のアノード電位が３．３Ｖを超える値となる。一方、ダイオード１３０Ｂ−２のカソードは、サイリスタ１１１Ｂ−１のゲートに接続されており、サイリスタ１１１Ｂ−１がオン状態となっているため、このゲート電位がＧＮＤ電位に近接したＬレベルである。そのため、クロック端子ＣＫ２から、サイリスタ１１１Ｂ−２のアノード・ゲート端子間を通り、ダイオード１３０Ｂ−２のアノード・カソード間、サイリスタ１１１Ｂ−１のゲート・カソード間を経由してグランドＧＮＤに至る電流が流れ、この電流をトリガ電流としてサイリスタ１１１Ｂ−２がターンオンすることになる。

時刻ｔ５において、出力バッファ８０−２の出力端子ＣＫ２ＲがＨレベルとされ、サイリスタ１１１Ｂ−２のアノード電流を継続させる。時刻ｔ５と相前後して、出力バッファ８０−１の出力端子ＣＫ１ＲはＬレベルとされ、サイリスタ１１１Ｂ−１がターンオフする。次いで、時刻ｔ６において、駆動指令信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＨレベルに遷移する。データ端子ＤＡがＨレベルに遷移すると、発光サイリスタ２１０Ｂ−２のアノード・カソード間には電源電圧ＶＤＤと略等しい電圧が印加される。

前述したように、時刻ｔ６においては、サイリスタ１１１Ｂ−２がオン状態にあり、サイリスタ１１１Ｂ−１がオフ状態になっている。このように、サイリスタ１１１Ｂ−２がオンしているので、このサイリスタ１１１Ｂ−２のゲートに対してゲート電位を共有している発光サイリスタ２１０Ｂ−２がオンし、このカソードには、ｅ部に示すように駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

次いで、時刻ｔ７において、駆動指令信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６１で反転され、抵抗６２を介してデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０Ｂ−２のアノード・カソード間電圧は略ゼロとなって発光サイリスタ２１０Ｂ−２がオフし、ｆ部に示すように駆動電流Ｉｏｕｔが略ゼロとなる。

以下同様に、出力バッファ８０−１，８０−２における出力端子ＣＫ１Ｒ，ＣＫ２Ｒ電位の遷移と、駆動指令信号ＤＲＶＯＮ−Ｎのオン、オフとが順に発生して、発光サイリスタ２１０Ｂ−３〜２１０Ｂ−８を順次点灯することができる。

図１２を用いて詳細に説明したように、クロック端子ＣＫ１，ＣＫ２から出力される第１、第２クロックは異なる位相をもって同様波形が繰り返す形状を備えており、これらのクロック波形が、奇数組のサイリスタ１１１Ｂ−１，１１１Ｂ−３，１１１Ｂ−５，１１１Ｂ−７と、偶数組のサイリスタ１１１Ｂ−２，１１１Ｂ−４，１１１Ｂ−６，１１１Ｂ−８とに順次入力されることで、サイリスタ１１１Ｂ−１，１１１Ｂ−２，１１１Ｂ−３，１１１Ｂ−４，１１１Ｂ−５，１１１Ｂ−６，１１１Ｂ−７，１１１Ｂ−８，１１１Ｂ−９が順次オンしていく。

（図１２中のオーバシュート波形の説明）
図１３（ａ）、（ｂ）は、図１０中のクロック駆動回路７０内のスリーステート型の第１、第２出力バッファ８０−１，８０−２、ＲＬ微分回路９０、及び走査回路１１０Ｂ−１，１１０Ｂ−２と図１２中のタイミングチャートとの要部を示す図であり、同図（ａ）は要部の回路図、及び、同図（ｂ）は要部の電圧波形図である。

図１３（ａ）において、クロック駆動回路７０は、実施例１と同様に、インバータ８１−１、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１からなるスリーステート型の第１出力バッファ８０−１と、インバータ８１−２、ＮＡＮＤ回路８２−２及びＮＯＲ回路８３−２からなるスリーステート型の第２出力バッファ８０−２とを有している。

第１出力バッファ８０−１において、ＮＡＮＤ回路８２−１の出力端子に、第１スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−１のゲートが接続され、ＮＯＲ回路８３−１の出力端子に、第２スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−１のゲートが接続されている。ＰＭＯＳ８４−１は、ソースが第２電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第１出力端子ＣＫ１Ｒに接続されている。ＮＭＯＳ８５−１は、ドレーンが第１出力端子ＣＫ１Ｒに接続され、ソースが第１電源（例えば、グランドＧＮＤ）に接続されている。ＶＤＤ電源と第１出力端子ＣＫ１Ｒとの間には、第１ダイオード８４−１ａが接続されている。更に、第１出力端子ＣＫ１ＲとグランドＧＮＤとの間にも、ダイオード８５−１ａが接続されている。

同様に、第２出力バッファ８０−２において、ＮＡＮＤ回路８２−２の出力端子に、第３スイッチ素子（例えば、第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ）８４−２のゲートが接続され、ＮＯＲ回路８３−２の出力端子に、第４スイッチ素子（例えば、第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ）８５−２のゲートが接続されている。ＰＭＯＳ８４−２は、ソースが第２電源（例えば、ＶＤＤ電源）に接続され、ドレーンが第２出力端子ＣＫ２Ｒに接続されている。ＮＭＯＳ８５−２は、ドレーンが第２出力端子ＣＫ２Ｒに接続され、ソースが第１電源（例えば、グランドＧＮＤ）に接続されている。ＶＤＤ電源と第２出力端子ＣＫ２Ｒとの間には、第２ダイオード８４−２ａが接続されている。更に、第２出力端子ＣＫ２ＲとグランドＧＮＤとの間にも、ダイオード８５−２ａが接続されている。

なお、第１出力バッファ８０−１における２つのダイオード８４−１ａ，８５−１ａは、この内の一方のダイオード８５−１ａが動作上不要であるが、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。同様に、第２出力バッファ８０−２における２つのダイオード８４−２ａ，８５−２ａは、この内の一方のダイオード８５−２ａが動作上不要であるが、ＰＭＯＳ８４−２及びＮＭＯＳ８５−２を製造する際に、そのサブストレート及びドレーン間に寄生ダイオードとして形成される。

第１出力バッファ８０−１及び第２出力バッファ８０−２は、同一の動作を行うので、例えば、第１出力バッファ８０−１の動作を以下説明する。

第１出力バッファ８０−１において、実施例１と同様に、制御信号Ｃ１がＨレベル、及び矩形波信号Ｓ６９−１がＬレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＨレベルの場合、ＰＭＯＳ８４−１がオフ状態、ＮＭＯＳ８５−１がオン状態となって、出力端子ＣＫ１ＲがＬレベルとなる。制御信号Ｃ１及び矩形波信号Ｓ６９−１が共にＨレベルであって、ＮＡＮＤ回路８２−１及びＮＯＲ回路８３−１の出力端子が共にＬレベルの場合、ＰＭＯＳ８４−１がオン状態、ＮＭＯＳ８５−１がオフ状態となって、出力端子ＣＫ１ＲがＨレベルとなる。又、制御信号Ｃ１がＬレベルの場合、ＮＡＮＤ回路８２−１の出力端子がＨレベル、ＮＯＲ回路８３−１の出力端子がＬレベルであって、ＰＭＯＳ８４−１及びＮＭＯＳ８５−１が共にオフ状態となり、出力端子ＣＫ１ＲがＨｉ−Ｚ状態となる。

図１０を用いて説明したように、サイリスタ１１１Ｂ−１は、カソードがグランドＧＮＤに接続され、アノードがクロック端子ＣＫ１に接続され、更にそのクロック端子ＣＫ１が抵抗９１を介して出力端子ＣＫ１Ｒに接続されている。サイリスタ１１１Ｂ−２は、カソードがグランドＧＮＤに接続され、アノードがクロック端子ＣＫ２に接続され、更にそのクロック端子ＣＫ２が抵抗９２を介して出力端子ＣＫ２Ｒに接続されている。クロック端子ＣＫ１，ＣＫ２間は、インダクタ９３及び抵抗９４を介して接続されている。サイリスタ１１１Ｂ−１のゲートとサイリスタ１１１Ｂ−２のゲートとの間には、ダイオード１３０Ｂ−２が接続されている。

例えば、出力端子ＣＫ１ＲがＨレベル、出力端子ＣＫ２ＲがＬレベルとなっている場合を考える。

これは、図１２及び図１３（ｂ）のタイミングチャートの時刻ｔ４の直前の状態に対応している。この時、図１３（ａ）の実線矢印で示す向きに電流Ｉ１を生じる。電流Ｉ１は、ＶＤＤ電源、ＰＭＯＳ８４−１、出力端子ＣＫ１Ｒ、抵抗９１、インダクタ９３、抵抗９４，９２及びＮＭＯＳ８５−２を経由してグランドＧＮＤに至る経路を通る。

次いで、図１２及び図１３（ｂ）における時刻ｔ４の直後において、制御信号Ｃ２がＬレベルになり、ＮＭＯＳ８５−２がオフ状態に遷移して出力端子ＣＫ２ＲがＨｉ−Ｚ状態になる。これにより、電流Ｉ１が遮断され、インダクタ９３には図１３（ａ）中の＋極性及び−極性の向きに逆起電圧を生じ、破線矢印にて示す向きの電流Ｉ２を生じる。電流Ｉ２の経路は、インダクタ９３の＋極性、抵抗９４，９２、及びダイオード８４−２ａを経由してＶＤＤ電源に至り、更に、ＶＤＤ電源からＰＭＯＳ８４−１、出力端子ＣＫ１Ｒ、及び抵抗９１を経由してインダクタ９３の−極性に戻る第２の電流経路である。

この時、ダイオード８４−２ａのカソードがＶＤＤ電源に接続されているので、出力端子ＣＫ２Ｒの電位は、電源電圧ＶＤＤよりもダイオード８４−２ａの順電圧分高い電位となり、クロック端子ＣＫ２の電位は、ダイオード８４−２ａの順電圧よりも抵抗９２の両端に生じる電圧降下分だけ更に高い電位となることが判る。この結果、一点鎖線矢印にて示すように、クロック端子ＣＫ２からサイリスタ１１１Ｂ−２のアノード・ゲート間を通り、ダイオード１３０Ｂ−２、及びサイリスタ１１１Ｂ−１のゲート・カソード間を経由してグランドＧＮＤに至る経路に電流Ｉ３を生じ、サイリスタ１１１Ｂ−２のアノード・ゲート間にトリガ電流が流れて、サイリスタ１１１Ｂ−２はターンオンする。

図１３（ｂ）は以上の過程を示す波形図であって、出力端子ＣＫ２ＲがＬレベルからＨｉ−Ｚ状態に遷移する時、クロック端子ＣＫ２には、ｄ部に示すように急峻に立ち上がるオーバシュート部を生じて電源電圧ＶＤＤよりも電圧Ｖｐ分高くすることができる。

典型的な設計例では、電源電圧ＶＤＤが３．３Ｖであり、ダイオード１２０Ｂ−２の順電圧Ｖｆを約１．６Ｖ、サイリスタ１１１Ｂ−１のアノード・ゲート間に生じるＰＮ接合の順電圧Ｖａｇもまた１．６Ｖとすると、前記経路に電流Ｉ３を生じさせるためには、
Ｖｆ＋Ｖａｇ＜ＶＤＤ＋Ｖｐ
であることを必要としている。この時、図１３（ｂ）に示すクロック端子ＣＫ２の電位波形にオーバシュート部ｄが無く、Ｖｐ＝０Ｖであると、
Ｖｆ＋Ｖａｇ＝ｌ．６Ｖ＋ｌ．６Ｖ＝３．２Ｖ
となって電源電圧ＶＤＤと同程度の値なので、サイリスタ１１１Ｂ−２をターンオンさせるに十分なゲートトリガ電流を得ることができない。

これに対し、本実施例２のように、例えば前記オーバシュート波形として電圧Ｖｐ＝０．６Ｖといった値を与えることで、
ＶＤＤ＋Ｖｐ＝３．３Ｖ＋０．６Ｖ＝３．９Ｖ
となり、前記電圧が先に試算したダイオード等の順電圧の加算値よりも大きく、サイリスタ１１１Ｂ−２をターンオンさせるに十分なゲートトリガ電流を期待することができる。又、クロック端子ＣＫ２の電位波形は、ｄ部に示すようにその前縁が急峻に立ち上がる波形を有しており、サイリスタ１１１Ｂ−２のターンオン動作を高速にする効果を備えている。

（実施例２の変形例）
実施例１における図９の変形例１と同様に、図１０の発光素子アレイ２００Ｂを構成する複数の発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ）に代えて、２端子発光素子としての例えば複数のＬＥＤを設け、これらの各ＬＥＤのアノードを共通端子ＩＮに接続し、各ＬＥＤのカソードを走査回路部１００Ｂの各出力端子Ｑ１〜Ｑｎにそれぞれ接続しても良い。

このような構成のプリントヘッドでは、例えば、データ端子ＤＡがＬレベルになると、共通端子ＩＮに接続された複数のＬＥＤが全て非発光状態となる。これに対し、データ端子ＤＡがＨレベルになり、走査回路部１００Ｂにより、発光指令されているＬＥＤのカソードのみを選択的にＬレベルとすることで、発光指令されているＬＥＤがオン状態になる。オン状態のＬＥＤのアノードに流れる電流は、データ端子ＤＡから供給される駆動電流Ｉｏｕｔであり、ＬＥＤは発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
このように、本変形例では、実施例２とほぼ同様に動作する。

（実施例２及び変形例の効果）
本実施例２及びこの変形例によれば、次の（ａ）、（ｂ）のような効果がある。

（ａ） 本実施例２やこの変形例によれば、第２クロック端子ＣＫ２から出力される第２クロックが第１抵抗１２０Ｂを介して初段の走査回路１１０Ｂ−１に印加されると、走査回路部１００Ｂが発光素子アレイ２００Ｂに対する走査を開始するので、スタート信号が不要になってスタート信号用端子を削減できると共に、回路構成を簡単化できる。更に、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒから出力される第１、第２クロックパルスをＲＬ微分回路９０で微分して、図１３（ｂ）のｄ部におけるオーバシュート波形を生成しているので、実施例１と同様に、クロック駆動回路７０における出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数がクロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。これにより、プリントヘッド１３Ｂにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０の出力端子ＣＫ１Ｒ，ＣＫ２Ｒの数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

（ｂ） 本実施例２やこの変形例の画像形成装置１によれば、プリントヘッド１３Ｂを採用しているので、実施例１の効果（ｂ）と同様の効果が得られる。

（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。

（Ｉ） 実施例１、２及びこの変形例において、光源として用いられる発光サイリスタ２１０，２１０Ｂ及びＬＥＤ２１０Ａに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。

（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Semiconductor Controlled Switch）の場合にも適用可能である。

１ 画像形成装置
１３，１３Ａ，１３Ｂ プリントヘッド
１３ｃ チップ
４０ 印刷制御部
６０ データ駆動回路
７０ クロック駆動回路
８０−１，８０−２ 出力バッファ
８４−１，８４−２ ＰＭＯＳ
８５−１，８５−２ ＮＭＯＳ
８４−１ａ，８４−２ａ，８５−１ａ，８５−２ａ，１３０，１３０−２〜１３０−ｎ，１３０Ｂ，１３０Ｂ−２〜１３０Ｂ−ｎ ダイオード
９０ ＲＬ微分回路
９１，９２，９４，１２０，１２０Ｂ 抵抗
９３ インダクタ
１００，１００Ｂ 走査回路部
１１０，１１０−１〜１１０−ｎ，１１０Ｂ、１１０Ｂ−１〜１１０Ｂ−ｎ 走査回路
１１１，１１１−１〜１１１−ｎ，１１１Ｂ，１１１Ｂ−１〜１１１Ｂ−ｎ サイリスタ
２００，２００Ａ，２００Ｂ 発光素子アレイ
２１０，２１０−１〜２１０−ｎ，２１０Ｂ，２１０Ｂ−１〜２１０Ｂ−ｎ 発光サイリスタ
２１０Ａ，２１０Ａ−１〜２１０Ａ−ｎ ＬＥＤ

Claims (18)

1. 共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、
   縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロック信号を出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロック信号を出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロック信号が第１抵抗を介して初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する走査回路部と、
   駆動信号に基づいてデータ信号を前記共通端子へ供給するデータ駆動回路と、
   走査信号に基づいて第１クロックパルスと第２クロックパルスを交互に生成し、前記第１クロックパルスを第１出力端子から出力すると共に前記第２クロックパルスを第２出力端子から出力するクロック駆動回路と、
   前記第１クロックパルス及び前記第２クロックパルスをインダクタにより微分し、前記第１クロックパルスのエッジに微分波形が形成された前記第１クロック信号を生成して前記第１クロック端子へ供給すると共に、前記第２クロックパルスのエッジに微分波形が形成された前記第２クロック信号を生成して前記第２クロック端子へ供給する微分回路と、
   を備えたことを特徴とする駆動装置。
2. 前記走査回路部において、
   前記奇数段における前記各走査回路は、第１電源に接続された第１端子と、前記第１クロック端子に接続された第２端子と、奇数番目の前記発光素子に接続され、前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備え、
   前記偶数段における前記各走査回路は、前記第１電源に接続された第１端子と、前記第２クロック端子に接続された第２端子と、偶数番目の前記発光素子に接続され、前記偶数段における前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備えたことを特徴とする請求項１記載の駆動装置。
3. 前記初段の走査回路における前記３端子スイッチ素子の前記制御端子は、前記第１抵抗を介して前記第２クロック端子に接続され、
   前記各段の走査回路における前記３端子スイッチ素子の前記制御端子間は、ダイオードを介してそれぞれ接続されていることを特徴とする請求項２記載の駆動装置。
4. 前記２段目の走査回路から前記最終段の走査回路における前記３端子スイッチ素子の前記制御端子は、第２抵抗を介して、前記第１電源とは異なる電位の第２電源に接続されていることを特徴とする請求項３記載の駆動装置。
5. 前記第１電源は、電源電圧を供給する電源であり、
   前記第２電源は、グランドであり、
   前記クロック駆動回路は、
   前記第１電源と前記第１出力端子との間に接続され、第１の前記走査信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第２電源との間に接続され、前記第１の走査信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第１出力端子と前記第２電源との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態又は低レベル状態に切り替わる第１出力バッファと、
   前記第１電源と前記第２出力端子との間に接続され、第２の前記走査信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第２電源との間に接続され、前記第２の走査信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２出力端子と前記第２電源との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態又は低レベル状態に切り替わる第２出力バッファと、
   を備えたことを特徴とする請求項４記載の駆動装置。
6. 前記第１電源は、電源電圧を供給する電源であり、
   前記第２電源は、グランドであり、
   前記クロック駆動回路は、
   前記第１電源と前記第１出力端子との間に接続され、第１の前記走査信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第２電源との間に接続され、前記第１の走査信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第１出力端子と前記第２電源との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第１出力バッファと、
   前記第１電源と前記第２出力端子との間に接続され、第２の前記走査信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第２電源との間に接続され、前記第２の走査信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２出力端子と前記第２電源との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第２出力バッファと、
   を備えたことを特徴とする請求項４記載の駆動装置。
7. 前記第１電源は、グランドであり、
   前記第２電源は、電源電圧を供給する電源であり、
   前記クロック駆動回路は、
   前記第２電源と前記第１出力端子との間に接続され、第１の前記走査信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第１電源との間に接続され、前記第１の走査信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第２電源と前記第１出力端子との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態又は低レベル状態に切り替わる第１出力バッファと、
   前記第２電源と前記第２出力端子との間に接続され、第２の前記走査信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第１電源との間に接続され、前記第２の走査信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２電源と前記第２出力端子との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態又は低レベル状態に切り替わる第２出力バッファと、
   を備えたことを特徴とする請求項４記載の駆動装置。
8. 前記第１電源は、グランドであり、
   前記第２電源は、電源電圧を供給する電源であり、
   前記クロック駆動回路は、
   前記第２電源と前記第１出力端子との間に接続され、第１の前記走査信号に基づきオン／オフ動作する第１スイッチ素子と、前記第１出力端子と前記第１電源との間に接続され、前記第１の走査信号に基づき前記第１スイッチ素子に対して相補的にオン／オフ動作する第２スイッチ素子と、前記第２電源と前記第１出力端子との間に逆方向に接続された第１ダイオードとを有し、前記第１スイッチ素子及び前記第２スイッチ素子の相補的なオン／オフ動作により前記第１出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第１出力バッファと、
   前記第２電源と前記第２出力端子との間に接続され、第２の前記走査信号に基づきオン／オフ動作する第３スイッチ素子と、前記第２出力端子と前記第１電源との間に接続され、前記第２の走査信号に基づき前記第３スイッチ素子に対して相補的にオン／オフ動作する第４スイッチ素子と、前記第２電源と前記第２出力端子との間に逆方向に接続された第２ダイオードとを有し、前記第３スイッチ素子及び前記第４スイッチ素子の相補的なオン／オフ動作により前記第２出力端子が高レベル状態、低レベル状態又は高インピーダンス状態に切り替わるスリーステート型の第２出力バッファと、
   を備えたことを特徴とする請求項４記載の駆動装置。
9. 前記第１スイッチ素子と前記第３スイッチ素子は、前記第１の走査信号と前記第２の走査信号に基づいてそれぞれオン／オフ動作する第１導電型のＭＯＳトランジスタによりそれぞれ構成され、
   前記第２スイッチ素子と前記第４スイッチ素子は、前記第１導電型とは異なる第２導電型であって前記第１の走査信号と前記第２の走査信号に基づいてそれぞれオン／オフ動作する前記第２導電型のＭＯＳトランジスタによりそれぞれ構成され、
   前記第１及び第２ダイオードは、前記各ＭＯＳトランジスタに形成される寄生ダイオードによりそれぞれ構成されていることを特徴とする請求項５〜８のいずれか１項に記載の駆動装置。
10. 前記インダクタは、前記第１クロック端子と前記第２クロック端子との間に接続されていることを特徴とする請求項１〜９のいずれか１項に記載の駆動装置。
11. 前記微分回路は、前記第１クロック端子と前記第２クロック端子との間に直列に接続された前記インダクタ及び抵抗を有することを特徴とする請求項１〜９のいずれか１項に記載の駆動装置。
12. 前記３端子スイッチ素子は、サイリスタにより構成されていることを特徴とする請求項１〜１１のいずれか１項に記載の駆動装置。
13. 前記発光素子は、３端子発光素子により構成されていることを特徴とする請求項１〜１２のいずれか１項に記載の駆動装置。
14. 前記３端子発光素子は、発光サイリスタであることを特徴とする請求項１３記載の駆動装置。
15. 前記発光素子は、２端子発光素子により構成されていることを特徴とする請求項１〜１２のいずれか１項に記載の駆動装置。
16. 前記２端子発光素子は、発光ダイオードであることを特徴とする請求項１５記載の駆動装置。
17. 請求項１〜１６のいずれか１項に記載の複数の発光素子と、
    請求項１〜１６のいずれか１項に記載の駆動装置と、
    を備えたことを特徴とするプリントヘッド。
18. 請求項１７記載のプリントヘッドを備え、
    前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。

Images