JP5460350B2 - 駆動回路、駆動装置及び画像形成装置 - Google Patents

Description

本発明は、被駆動素子の群（例えば、画像形成装置における発光素子の列、表示装置における表示素子の列等）を選択的に、且つサイクリックに駆動する駆動回路と、この駆動回路を有する駆動装置と、この駆動装置を有する電子写真プリンタ等の画像形成装置に関するものである。

従来、電子写真プリンタ等の画像形成装置には、発光素子を多数配列して露光部を形成したものがある。発光素子としては、例えば、アノード端子、カソード端子及びゲート端子を有する３端子スイッチ素子である発光サイリスタ等が用いられている。なお、アノード端子、カソード端子、ゲート端子は、以下単に「アノード、カソード、ゲート」という。発光素子として発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１：Ｎに対応（Ｎ＞１）するように設けられ、発光サイリスタのゲートを用いて発光させるべき素子位置を指定し、アノードとカソード間に流す電流値により発光パワーを制御するようにしている。

発光サイリスタアレイを用いた駆動装置であるプリントヘッドとして、例えば、下記の特許文献１に記載された自己走査型と呼ばれる構成のものが知られている。このプリントヘッドでは、発光サイリスタアレイ等を有するプリントヘッド本体と、このプリントヘッド本体を駆動する駆動回路を有するプリンタ本体の制御部との間が、接続ケーブルにより接続されている。プリントヘッド本体は、電源端子に接続されたアノードと共通端子に接続されたカソードとを有する発光サイリスタが複数並列に接続された発光サイリスタアレイと、この発光サイリスタアレイの各ゲートにトリガ信号を与える自己走査型回路とにより構成されている。駆動回路は、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）からなるＣＭＯＳインバータと、この出力側に接続された電流制限用抵抗とにより構成され、この電流制限用抵抗の出力端子が、接続ケーブルを介して前記共通端子に接続されている。

このような構成の自己走査型のプリントヘッドでは、駆動回路における電流制限用抵抗の出力端子から出力された駆動電流が、接続ケーブルを介して共通端子へ伝送されると、発光サイリスタアレイの各アノード・カソード間に順方向の電圧が印加され、自己走査型回路から出力されたトリガ信号がゲートに入力される発光サイリスタが点灯駆動される。

特開２００１−２８７３９３号公報

しかしながら、従来の自己走査型のプリントヘッドでは、次のような課題があった。
駆動回路からプリントヘッド本体へ、接続ケーブルを介して駆動電流を伝送させるとき、信号反射が多重に発生して波形の歪みを生じる。このような波形歪みの現象は、駆動電流の立ち上がり部分や立ち下がり部分で発生し、これによって実質的な駆動電流のパルス幅が変動し、露光エネルギー量が変化してしまう。そのため、画像形成装置の印刷濃度にむらを生じる原因となっている。

この解決策として、信号反射を軽減するためには、接続ケーブルの特性インピーダンスと駆動回路側の電流制限用抵抗とを整合させると良い。ところが、接続ケーブルの特性インピーダンスは、ほぼ一意的に定まるのに対して、電流制限用抵抗の抵抗値は、ＣＭＯＳインバータの電源電圧、発光サイリスタのアノード・カソード間電圧、及び駆動電流の値から計算される値（例えば、２００Ω程度）に定まってしまうので、接続ケーブルの特性インピーダンスとは異なる抵抗値とならざるを得ず、接続ケーブルの特性インピーダンス値と電流制限用抵抗の抵抗値とを一致させることが困難である。従って、駆動電流において接続ケーブルに起因する信号反射を生じ、露光エネルギー量を正確にコントロールすることが困難であった

本発明の駆動回路は、各々、電源端子と接続される第１端子と、共通端子に接続される第２端子と、入力された制御信号に基づいて前記第１端子と前記第２端子との間のオン／オフ状態を切り換えるための第３端子と、を有し、前記電源端子と前記共通端子との間に複数並列に接続された３端子スイッチ素子アレイを駆動する駆動回路であって、前記共通端子に駆動電流を流す駆動源と、前記３端子スイッチ素子に対して前記電源端子と前記共通端子との間に並列に接続され、オン／オフ指令信号に基づいて前記電源端子と前記共通端子との間を電気的に接続／遮断するスイッチ手段と、を備えている。
前記スイッチ手段は、前記オン／オフ指令信号に基づき、前記３端子スイッチ素子がオフ状態の時に、前記電源端子と前記共通端子との間を電気的に接続して、前記電源端子から前記共通端子を介してグランドに電流を流し、前記３端子スイッチ素子がオン状態の時に、前記電源端子と前記共通端子との間を電気的に遮断して、前記３端子スイッチ素子からの電流を前記グランドに流すことを特徴とする。

本発明の駆動装置は、前記駆動回路と、前記３端子スイッチ素子の前記第３端子に対してトリガ信号を与えて前記３端子スイッチ素子をオン状態にするシフトレジスタと、を備えたことを特徴とする。

本発明の画像形成装置は、前記駆動装置を備え、前記駆動装置により露光されて記録媒体に画像を形成することを特徴とする。

本発明の駆動回路及び駆動装置によれば、電源端子及び共通端子間に並列に接続された３端子スイッチ素子アレイに対して、スイッチ手段を並列に接続したので、共通端子と駆動源との間を接続ケーブルにより電気的に接続する構成にした場合においても、接続ケーブルに流れる電流は略一定となって信号反射を防止でき、更に、３端子スイッチ素子のスイッチング制御を高速に行うことができる。

本発明の画像形成装置によれば、前記駆動装置を備えているので、信号反射による駆動波形の歪みによる露光エネルギーの変動を抑制でき、印刷濃度むらのない高品質の画像形成が可能になる。

図１は本発明の実施例１における図５中の印刷制御部及びプリントヘッドの回路構成を示すブロック図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。 図４は図３中の基板ユニットを示す斜視図である。 図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図６は図１中の発光サイリスタ２１０を示す構成図である。 図７は比較例である従来の印刷制御部及びプリントヘッドを示す概略の構成図である。 図８は図７の発光素子アレイ２００における１つの発光サイリスタ２１０と駆動回路４１Ａをモデル化した等価回路とこの動作電流波形を示す図である。 図９は図１の詳細な動作を示すタイムチャートである。 図１０は本発明の実施例２における印刷制御部及びプリントヘッドの回路構成を示すブロック図である。 図１１は図１０中のＮＰＮＴＲ２３３を示す構成図である。 図１２は図１０の詳細な動作を示すタイムチャートである。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子（例えば、発光素子として３端子スイッチ素子である発光サイリスタ）を用いた３端子スイッチ素子アレイとしての発光素子アレイを有する駆動装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。

図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント基板１３ｂと、このプリント基板１３ｂ上に接着剤等で固定され、シフトレジスタが集積された複数の集積回路（以下「ＩＣ」という。）チップ１００と、この各ＩＣチップ１００上に接着剤等で固定された複数のチップ状の発光素子列（例えば、発光サイリスタ列）からなる発光素子アレイ２００とにより構成されている。各発光素子アレイ２００と各ＩＣチップ１００とは、図示しない薄膜配線等により電気的に接続され、更に、各ＩＣチップ１００中の複数の端子とプリント基板１３ｂ上の図示しない配線パッドとが、ボンディングワイヤ１３ｇにより電気的に接続されている。

複数の発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｃが配置され、このロッドレンズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント基板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。

（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つのプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ５０，５２、用紙吸入口センサ５４、用紙排出口センサ５５、用紙残量センサ５６、用紙サイズセンサ５７、定着器用温度センサ５８、帯電用高圧電源５９、及び転写用高圧電源６０等が接続されている。ドライバ５０には現像・転写プロセス用モータ（ＰＭ）５１が、ドライバ５２には用紙送りモータ（ＰＭ）５３が、帯電用高圧電源５９には現像器１４が、転写用高圧電源６０には転写ローラ２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ５８によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ５０を介して現像・転写プロセス用モータ５１を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５９をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ５６、用紙サイズセンサ５７によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ５３はドライバ５２を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ５４が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号として各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個略直線状に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源６０がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ５５を通過してプリンタ外部へ排出される。

印刷制御部４０は、用紙サイズセンサ５７、及び用紙吸入口センサ５４の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源６０からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ５５を通過すると、帯電用高圧電源５９による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ５１の回転を停止させる。以後、上記の動作を繰り返す。

（実施例１の印刷制御部及びプリントヘッド）
図１は、本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。

印刷制御部４０とプリントヘッド１３との間には、接続ケーブル７０が配置され、この接続ケーブル７０の両端が、接続コネクタ７１，７２を介して印刷制御部４０とプリントヘッド１３とに電気的に接続されている。

プリントヘッド１３は、ＩＣチップ１００内に形成されたシフトレジスタ１１０と、発光素子アレイ２００と、スイッチ手段（例えば、スイッチ回路）２３０等とを有している。

シフトレジスタ１１０は、発光素子アレイ２００にトリガ信号（例えば、トリガ電流）を与えてオン／オフ動作させる回路であり、複数個のフリップフロップ回路（以下「ＦＦ」という。）１１１（＝１１１−１〜１１１−ｎ）を有している。各ＦＦ１１１は、データを入力する入力端子Ｄ、データを出力する出力端子Ｑ、及びシリアルクロック信号（以下単に「シリアルクロック」という。）ＳＣＫを入力するクロック端子ＣＫをそれぞれ有し、初段のＦＦ１１１−１の入力端子ＤがシリアルデータＳＩを入力し、このＦＦ１１１−１の出力端子Ｑが、２段目のＦＦ１１１−２の入力端子Ｄに接続され、以下同様に終段のＦＦ１１１−ｎまで縦続接続されている。印刷制御部４０から接続ケーブル７０及び接続コネクタ７１，７２を介してシリアルクロックＳＣＫ及びシリアルデータＳＩが供給されると、このシフトレジスタ１１０では、シリアルクロックＳＣＫに同期して、シリアルデータＳＩを初段から終段のＦＦ１１１−１〜１１１−ｎへと順次入力してシフトしていき、シフトしたデータを各段の出力端子Ｑ１〜Ｑｎから出力する構成になっている。

シフトレジスタ１１０は、例えば、シリコンウェハ基材上に公知のＣＭＯＳ構造を用いて作成されるが、その他、ガラス基板上に公知の薄膜トランジスタ（ＴＦＴ）技術を用いて製造することもできる。

発光素子アレイ２００は、複数の発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）を有し、これらの各発光サイリスタ２１０の第１端子（例えば、アノード）が電源端子（例えば、電源電圧ＶＤＤ端子）に接続され、第２端子（例えば、カソード）が共通端子ＩＮに接続され、第３端子（例えば、ゲート）がシフトレジスタ１１０の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ電流が入力されると、アノード・カソード間がオン状態になってカソード電流Ｉｋが流れ、発光する素子である。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッドの場合、４９９２個であり、これらが配列されることになる。

スイッチ回路２３０は、印刷制御部４０から与えられる正論理のオン／オフ指令信号ＤＲＶＯＮ−Ｐ（但し、「−Ｐ」は正論理を意味する。）に基づき、ＶＤＤ端子と共通端子ＩＮとの間を接続／遮断（オン／オフ）する回路であり、オン／オフ指令信号ＤＲＶＯＮ−Ｐを反転するインバータ２３１と、そのオン／オフ指令信号ＤＲＶＯＮ−Ｐ及びインバータ２３１の出力信号によりＶＤＤ端子及び共通端子ＩＮ間を導通／遮断するトランスミッションゲート２３２とにより構成されている。トランスミッションゲート２３２は、ゲート端子に与えられるオン／オフ指令信号ＤＲＶＯＮ−Ｐによりソース端子・ドレーン端子間がオン／オフ動作するＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）と、ゲート端子に与えられるインバータ２３１の出力信号によりソース端子・ドレーン端子間がオン／オフ動作するＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）とを有し、これらのＰＭＯＳ及びＮＭＯＳが、ＶＤＤ端子と共通端子ＩＮとの間に並列に接続されている。トランスミッションゲート２３２がオン状態の時に、これに電流Ｉｏが流れる。なお、ＰＭＯＳ及びＮＭＯＳのゲート端子、ソース端子、ドレーン端子を、以下単に「ゲート」、「ソース」、「ドレーン」という。

印刷制御部４０は、発光素子アレイ２００のオン／オフを指令するオン／オフ指令信号ＤＲＶＯＮ−Ｐ、シフトレジスタ１１０に対する制御信号であるシリアルデータＳＩ及びシリアルクロックＳＣＫをプリントヘッド１３へ供給する図示しない回路と、複数の発光素子アレイ２００を時分割に駆動する複数の駆動回路４１と、図示しない電源端子やグランド端子等とを有している。図１においては、説明を簡略化するために１個の駆動回路４１のみが図示されている。複数の発光素子アレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられた駆動回路４１によってそれらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００のチップを図４のプリント基板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、駆動回路４１は前記２６個の発光素子アレイ２００に対応して設けられ、これらの駆動回路４１における出力端子の総数が２６である。なお、駆動回路４１は、図１においては印刷制御部４０の内部に配置されているが、プリントヘッド１３の内部に配置しても良い。

駆動回路４１は、駆動源（例えば、定電流源回路）４２により構成されている。定電流源回路４２は、ＮＭＯＳ４３を有し、このＮＭＯＳ４３を飽和領域で動作させて半導通状態とさせる構成となっている。即ち、ＮＭＯＳ４３は、ゲートにバイアス電圧Ｖｂが印加され、ドレーンがデータ端子Ｄに接続され、ソースがグランドＧＮＤに接続され、飽和領域で動作して、略定電流特性を有する駆動電流Ｉｏｕｔをデータ端子Ｄに流す。データ端子Ｄは、接続コネクタ７１、接続ケーブル７０及びコネクタ７２を介して、プリントヘッド１３側の共通端子ＩＮに接続されている。

（実施例１の発光サイリスタ）
図６（ａ）〜（ｄ）は、図１中の発光サイリスタ２１０を示す構成図である。

図６（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。

図６（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。

即ち、図示しない所定のバッファ層や犠牲層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３とを順に積層させたＮＰＮの３層構造からなるウェハ形成する。次いで、公知のフォトリソグラフィ法を用いて、最上層であるＮ型層２１３の一部に、選択的にＰ型不純物領域２１４を形成する。更に、公知のエッチング法により、図示しない溝部を形成することで、素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型領域２１１の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。これと同時に、Ｐ型領域２１４とＰ型領域２１２にも、それぞれアノードＡとゲートＧが形成される。

図６（ｃ）は、発光サイリスタ２１０の他の形態を示す断面構造図である。この断面構造では、例えば、ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ法により、そのＧａＡｓ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。

即ち、図示しない所定のバッファ層や犠牲層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２１１、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１５とを順に積層させたＰＮＰＮの４層構造のウェハを形成する。更に、公知のエッチング法を用いて、図示しない溝部を形成することで素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型領域２１１の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。同様に、最上層となるＰ型領域２１５の一部を露出させ、この露出領域に金属配線を形成してアノードＡを形成する。これと同時に、Ｐ型領域２１２にゲートＧが形成される。

図６（ｄ）は、図６（ｂ）、（ｃ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタ端子（以下単に「エミッタ」という。）が発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベース端子（以下単に「ベース」という。）が発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。又、ＰＮＰＴＲ２２１のコレクタ端子（以下単に「コレクタ」という。）は、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。

なお、図６に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

図６の発光サイリスタ２１０は、例えば、エピタキシャルフィルムボンディング法を用いて、シフトレジスタ１１０を集積したＩＣウェハと接着され、両者の接続端子間がフォトリソグラフィ法を用いて配線される。更に、公知のダイシング法を用いて複数のチップに分離することで、図４に示すように、ＩＣチップ１００及び発光素子アレイ２００からなる複合チップが形成される。

（比較例のプリントヘッド及び印刷制御部）
図７は、比較例である従来のプリントヘッド及び印刷制御部を示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

実施例１の構成及び動作を明確にするために、以下、図７に示す比較例のプリントヘッド１３Ａ及び印刷制御部４０Ａにおける構成及び動作を説明する。

比較例のプリントヘッド１３Ａは、印刷制御部４０Ａにより制御されるものであり、実施例１のプリントヘッド１３と同様のシフトレジスタ１１０及び発光素子アレイ２００を有しているが、実施例１とは異なり、スイッチ回路２３０が省略されている。印刷制御部４０Ａは、実施例１の駆動回路４１とは異なる構成の駆動回路４１Ａを有している。駆動回路４１Ａは、インバータ４４及び電流制限用抵抗４７により構成されている。インバータ４４は、ＰＭＯＳ４５及びＮＭＯＳ４６を有し、このＰＭＯＳ４５及びＮＭＯＳ４６がＶＤＤ端子とグランドＧＮＤとの間に直列に接続されている。インバータ４４は、オン／オフ指令信号ＤＲＶＯＮ−Ｐを反転する回路であり、この出力端子に、抵抗４７を介してデータ端子Ｄが接続されている。データ端子Ｄは、実施例１と同様の接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介して、プリントヘッド１３Ａ側の共通端子ＩＮに接続されている。

例えば、駆動回路４１Ａにおいて、オン／オフ指令信号ＤＲＶＯＮ−Ｐが低レベル（以下「Ｌレベル」という。）の場合、ＰＭＯＳ４５がオン、ＮＭＯＳ４６がオフし、インバータ４４の出力端子が高レベル（以下「Ｈレベル」という。）となる。すると、抵抗４７を介してデータ端子Ｄの電位が、略電源電圧ＶＤＤとなり、接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介して、プリントヘッド１３Ａ側における共通端子ＩＮの電位が略電源電圧ＶＤＤとなる。この結果、発光素子アレイ２００における各発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノード・カソード間電圧が略０Ｖとなり、発光サイリスタ２１０−１〜２１０−ｎがオフ状態となる。この時、共通端子ＩＮに流れる駆動電流Ｉｏｕｔもゼロとなり、発光サイリスタ２１０−１〜２１０−ｎは全て非発光状態となる。

これに対し、オン／オフ指令信号ＤＲＶーＯＮ−ＰがＨレベルの場合、ＰＭＯＳ４５がオフ、ＮＭＯＳ４６がオンし、インバータ４６の出力端子がＬレベルとなる。すると、抵抗４７を介してデータ端子Ｄの電位が、グランド電位（＝０Ｖ）となり、接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介して、プリントヘッド１３Ａ側における共通端子ＩＮの電位が０Ｖとなる。この結果、各発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノード・カソード間電圧が略電源電圧ＶＤＤとなる。この時、発光指令されているシフトレジスタ１１０における出力端子（例えば、Ｑ１）がＨレベルとなり、発光サイリスタ２１０−１のゲートにトリガ電流が流れて、この発光サイリスタ２１０−１がターンオン状態となる。これにより、発光サイリスタ２１０−のカソードからアノード、共通端子ＩＮ、接続コネクタ７２、接続ケーブル７０、及び接続コネクタ７１を介して、駆動回路４１Ａ側のデータ端子Ｄへ、駆動電流Ｉｏｕｔが流れ込み、この駆動電流Ｉｏｕｔの電流値に応じた発光出力が得られる。

ここで、駆動電流Ｉｏｕｔを計算してみる。発光状態にある発光サイリスタ（例えば、２１０−１）のアノード・カソード間電圧をＶｆ、抵抗４７の抵抗値をＲとし、簡単化のためにＮＭＯＳ４６のオン電圧（ＶｏＬ）を無視すると、駆動電流Ｉｏｕｔは、
Ｉｏｕｔ＝（ＶＤＤ−Ｖｆ）／Ｒ ・・・（１）
となる。この式（１）を変形すると、所望の駆動電流Ｉｏｕｔに対する抵抗値Ｒが次式（２）のようになる。
Ｒ＝（ＶＤＤ−Ｖｆ）／Ｉｏｕｔ ・・・（２）

例えば、電源電圧ＶＤＤ＝３．３Ｖ、Ｖｆ＝１．７Ｖ、Ｉｏｕｔ＝８ｍＡの場合を計算してみると、抵抗４７の抵抗値Ｒは、
Ｒ＝（３．３−１．７） ／８Ｅ−３＝２００［Ω］
となる。この抵抗４７は、発光サイリスタ２１０の駆動電流を主として決定する電流制限用抵抗であるが、この抵抗４７の抵抗値Ｒは、前記計算のように殆ど一意的に定まってしまう。

一方、接続ケーブル７０の特性インピーダンスは、このケーブルに用いられる絶縁材料の誘電率や導体寸法、その断面形状等により決まるものであるが、その特性インピーダンスの値は、５０Ωや７５Ω、あるいは１００Ωといった線材毎に代表的な規格値が定められており、自由な値に選択することができない。

このため、駆動回路４１Ａの出力インピーダンスは、抵抗４７の抵抗値Ｒに略等しく、前記のように２００Ωであるのに対して、接続ケーブル７０の特性インピーダンスが５０Ωといった値であると、両者の値にミスマッチを生じて、伝送線路に特有な信号反射の問題を生じてしまう。この信号反射の問題を図８（ａ）〜（ｃ）を参照しつつ以下説明する。

図８（ａ）〜（ｃ）は、図７の発光素子アレイ２００における１つの発光サイリスタ２１０と駆動回路４１Ａをモデル化した等価回路とこの動作電流波形を示す図であり、同図（ａ）は等価回路図、及び同図（ｂ）、（ｃ）は動作電流の波形図である。

図８（ａ）において、図７と等価な駆動回路４１Ａは、インバータ４４に対応する駆動源４４Ａと電流制限用抵抗４７に対応する出力抵抗４７Ａとにより構成されている。出力抵抗４７Ａには、電流Ｉｓが流れる。接続ケーブル７０は、特性インピーダンスＺｏ、信号伝達遅延時間Ｔｄを有している。被駆動素子である発光素子アレイ２００における１つの発光サイリスタ２１０のアノード・カソード間には、接合容量Ｃｊが生じ、この発光サイリスタ２１０に、電流Ｉｄが流れる。なお、図８（ａ）では、便宜上、発光サイリスタ２１０のアノードとカソードを入れ替えて表現しているが、このようにしても高周波的な等価回路としては一般性を失わない。

図８（ｂ）において、横軸は時刻ｔ、縦軸は電流値であり、駆動源４４Ａから出力される電流Ｉｓの動作波形が示されている。駆動源４４Ａのオン時間はＴｏｎ、オフ時間はＴｏｆｆである。

図８（ｃ）において、横軸は時刻ｔ、縦軸は電流であり、接続ケーブル７０から出力される電流Ｉｄの動作波形が示されている。電流Ｉｄの立ち上がり時間はＴｒ、立ち下がり時間はＴｆである。

図８（ａ）において、例えば、接続ケーブル７０のケーブル長をＬ、接続ケーブル７０内の信号伝搬速度をＶｏとするとき、この接続ケーブル７０の信号伝達遅延時間Ｔｄは、次式（３）で与えられる。
Ｖｏ＝Ｃｏ／√（εｒ） ・・・（３）
但し、Ｃｏ；真空中における光速度、Ｃｏ≒３×１０^８［ｍ／ｓ］
εｒ；接続ケーブル７０内で用いられる絶縁材料の比誘電率
そのため、信号伝達遅延時間Ｔｄは、
Ｔｄ＝（Ｌ／Ｃｏ）×√（εｒ） ・・・（４）

典型的な例として、接続ケーブル７０においける絶縁材料の比誘電率εｒを４、ケーブル長Ｌを１［ｍ］とするとき、信号伝達遅延時間Ｔｄは、式（４）から、
Ｔｄ＝６．７［ｎｓ］
となる。

図８（ｂ）、（ｃ）に示すように、駆動源４４Ａから出力される電流Ｉｓが立ち上がると、接続ケーブル７０から出力される電流Ｉｄが、信号伝達遅延時間Ｔｄ分遅れて被駆動素子である発光サイリスタ２１０に到達し、電流Ｉｄが立ち上がり始める。この時、発光サイリスタ２１０のアノード・カソード間は、等価的に接合容量Ｃｊと同様に動作し、この発光サイリスタ２１０により信号反射を生じ、接続ケーブル７０内を駆動源４４Ａ方向へ向かう反射波が生じる。この反射波は、駆動源４４Ａの内部インピーダンスにより反射して、再び接続ケーブル７０内を発光素子アレイ２００方向へ向かつて反射が生じる。

前記反射波は、駆動回路４１Ａに到達すると、接続ケーブル７０の特性インピーダンスＺｏと出力抵抗４７Ａの値の不整合に起因する信号反射を生じ、再び発光素子アレイ２００側に反射波を生じる。

このように、図８（ｃ）に示す発光サイリスタ２１０の電流Ｉｄの波形は、元になった駆動源４４Ａの波形とは様相が異なったものとなってしまい、電流Ｉｄ波形の立ち上がり部分や立ち下がり部分において波形の歪みを生じる。この結果、実質的な電流Ｉｓのパルス幅が変動することで、図２の画像形成装置１における感光体ドラム１１への露光エネルギー量が変化してしまい、画像形成装置１の印刷濃度にむらを生じる原因となる。

それに加えて、前記の信号反射があると、プリントヘッド１３Ａの駆動動作が高速化できない問題も生じる。これにつき更に説明する。

図８に示すように、接続ケーブル７０を介して、駆動源４４Ａと被駆動素子である発光サイリスタ２１０との間で多重に信号反射を生じる結果、（２×Ｔｄ）を周期とするリップルを生じつつ、電流Ｉｄの波形は立ち上がり時間Ｔｒで立ち上がることになる。

図８（ｂ）と図８（ｃ）とを比較して明らかなように、駆動源４４Ａから出力される電流Ｉｓの波形の立ち上がりが急峻であったとしても、発光サイリスタ２１０を駆動する電流Ｉｄの波形の立ち上がり時間Ｔｒが大きくなってしまう。

前記多重反射波形が接続ケーブル７０内を往復する毎に反射量を減じていき、例えば、１０往復の後に反射成分が消滅する時、電流Ｉｄの立ち上がり時間Ｔｒは、
Ｔｒ＝２×Ｔｄ×１０≒６．７×２０＝１３４［ｎｓ］
となる。

発光サイリスタ２１０を駆動する電流Ｉｄの立ち下がりにおける立ち下がり時間Ｔｆにおいても同様である

発光サイリスタ２１０を駆動する電流Ｉｄの立ち上がり時間Ｔｒは、駆動源４４Ａから出力される電流Ｉｓの立ち上がり時間と比べて大きな値であって、これは主として接続ケーブル７０による信号伝達遅延時間Ｔｄ（即ち、接続ケーブル７０のケーブル長Ｌ）により決まってしまい、プリントヘッド１３Ａの点灯スイッチング速度を向上させるためには、ケーブル長Ｌを短くせざるを得ないことになる。

ところが、接続ケーブル７０のケーブル長Ｌは、画像形成装置１内における部品配置の状況により制約され、短くすることが困難である。特に、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の４色のプロセスユニット１０−１〜１０−４を順に配置して構成されるタンデム型電子写真カラープリンタにおいては、各色のケーブル長Ｌがそれぞれ異なったものとなり、長いものでは１ｍ以上となってしまうことが不可避である。この結果、発光サイリスタ２１０を駆動する電流Ｉｄの立ち上がり時間Ｔｒや立ち下がり時間Ｔｆが増大してしまい、それを用いるプリントヘッド１３Ａのスイッチング速度を増加させることができないという問題もある。

信号反射を軽減するためには、接続ケーブル７０の特性インピーダンスＺｏと駆動源４４Ａの出力抵抗４７Ａとを整合させると良いが、接続ケーブル７０の特性インピーダンスＺｏは、ほぼ一意的に定まるのに対して、駆動源４４Ａの出力抵抗４７Ａは、２００Ω程度と定まってしまうため、両者を一致させることが困難であった。

このように、比較例の構成のものにおいては、信号反射に起因して露光エネルギー量が変動することによる印刷濃度むらや、発光サイリスタ２１０を駆動するための電流Ｉｄの波形の遷移時間が増大して、スイッチング速度を増加させることができないという問題を内在しており、その解決が切望されていた。そこで、本実施例１では、図１のような構成を採用することにより、前記問題を巧みに解決している。

（実施例１の印刷制御部及びプリントヘッドの概略動作）
図１において、例えば、印刷制御部４０におけるオン／オフ指令信号ＤＲＶＯＮ−ＰがＬレベルの場合、接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介して、プリントヘッド１３側におけるスイッチ回路２３０内のインバータ２３１の出力信号がＨレベルとなって、トランスミッションゲート２３２を構成するＰＭＯＳ及びＮＭＯＳが共にオン状態となる。これにより、ＶＤＤ端子からトランスミッションゲート２３２を介して共通端子ＩＮ、接続コネクタ７２、接続ケーブル７０、接続コネクタ７１及び印刷制御部４０側のデータ端子Ｄを通り、定電流源回路４２に至る電流路が形成される。

この時、定電流源回路４２内の駆動回路４１には駆動電流Ｉｏｕｔが流れるが、この駆動電流Ｉｏｕｔは、トランスミッションゲート２３２により構成されるスイッチ回路２３０の電流経路中を流れ、
Ｉｏｕｔ＝Ｉｏ
となって、発光サイリスタ２１０−１〜２１０−ｎ，・・・のカソード電流Ｉｋが、
Ｉｋ＝０
となる。この際、カソード電流Ｉｋは、発光サイリスタ２１０−１〜２１０−ｎ，・・・には流れないので、発光素子アレイ２００が消灯状態になっている。

これに対し、印刷制御部４０におけるオン／オフ指令信号ＤＲＶＯＮ−ＰがＨレベルの場合、スイッチ回路２３０内におけるインバータ２３１の出力信号がＬレベルとなって、トランスミッションゲート２３２を構成するＰＭＯＳ及びＮＭＯＳが共にオフ状態となる。これにより、ＶＤＤ端子からトランスミッションゲート２３２、共通端子ＩＮ、接続コネクタ７２、接続ケーブル７０、及び接続コネクタ７１を介して、印刷制御部４０側のデータ端子Ｄを通り、定電流源回路４２に至る電流路が遮断される。

一方、プリントヘッド１３側において、シフトレジスタ１１０からの点灯指示が与えられた発光サイリスタ（例えば、２１０−１）のゲートには、Ｈレベルのトリガ信号が与えられ、これにより生じる電流が、発光サイリスタ２１０−１のカソード、アノード、共通端子ＩＮ、接続コネクタ７２、接続ケーブル７０、接続コネクタ７１、印刷制御部４０側のデータ端子Ｄ、及び駆動回路４１を経由して流れることで、発光サイリスタ２１０−１がターンオンする。そのため、発光サイリスタ２１０−１のアノード・カソード間にカソード電流Ｉｋが流れ、このカソード電流Ｉｋが図１中の駆動電流Ｉｏｕｔとなって駆動回路４１に流入する。

この時、
Ｉｏｕｔ＝Ｉｋ
となって、トランスミッションゲート２３２を流れる電流Ｉｏは、
Ｉｏ＝０
である。この際、共通端子ＩＮを流れる駆動電流Ｉｏｕｔは、発光サイリスタ２１０−１〜２１０−ｎ，・・・のうち、点灯指示された発光サイリスタ２１０−１のアノード・カソード間にカソード電流Ｉｋとして流れるので、この発光サイリスタ２１０−１が発光状態となって、駆動電流Ｉｏｕｔの値に応じた発光出力が得られることになる。

（実施例１の印刷制御部及びプリントヘッドの詳細動作）
図９は、図１のプリントヘッド１３及び印刷制御部４０の詳細な動作を示すタイムチャートである。

この図９では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝８）を順次点灯させる場合の動作波形が示されている。

先ず、画像形成装置１における電源投入時の予備動作として、図１のシフトレジスタ１１０のリセット処理が行われる。このリセット処理では、シリアルデータＳＩをＬレベルとしておき、シフトレジスタ１１０の段数に相当する個数のシリアルクロックＳＣＫのクロックパルスをシフトレジスタ１１０に入力する。これにより、シフトレジスタ１１０の全出力端子Ｑ１〜ＱｎがＬレベルとなる。

１ライン分の走査に先立ち、図９の時刻ｔ１において、シリアルデータＳＩがＨレベルに設定される。次いで時刻ｔ２において、シリアルクロックＳＣＫの第１パルスＳＣＫ１が入力される。第１パルスＳＣＫ１が立ち上がると、シリアルデータＳＩはシフトレジスタ１１０内の第１段ＦＦ１１１−１に取り込まれ、これより僅かに遅れて、第１段ＦＦ１１１−１の出力端子Ｑ１がＨレベルへと遷移する。第１パルスＳＣＫ１が立ち上がった後で、時刻ｔ３にてシリアルデータＳＩが再びＬレベルに戻される。

第１段ＦＦ１１１−１の出力端子Ｑ１がＨレベルとなることで、発光サイリスタ２１０−１のゲート電位が上昇する。次いで時刻ｔ４にて、オン／オフ指令信号ＤＲＶＯＮ−ＰがＨレベルにされる。これにより、スイッチ回路２３０内のインバータ２３１の出力信号がＬレベルになり、トランスミッションゲート２３２がオフ状態に遷移し、発光サイリスタ２１０−１のアノード・カソード間に電位差が生じる。この結果、発光サイリスタ２１０−１はターンオンし、カソード電流Ｉｋが流れて発光サイリスタ２１０−１が発光状態となる。

ターンオンした発光サイリスタ２１０−１をオフさせるために、時刻ｔ５において、オン／オフ指令信号ＤＲＶＯＮ−ＰがＬレベルにされる。すると、スイッチ回路２３０内のインバータ２３１の出力信号がＨレベルになり、トランスミッションゲート２３２がオン状態になる。これにより、発光サイリスタ２１０−１のアノード・カソード間電圧が略０Ｖになり、この発光サイリスタ２１０−１がオフする。

前述したように、発光サイリスタ２１０−１〜２１０−８の発光出力は、主としてそのアノード・カソード間に流れるカソード電流Ｉｋの電流値によるので、図１において駆動源としての定電流源回路４２を有する駆動回路４１を用いることで、発光サイリスタ２１０の発光時におけるアノード・カソード間電圧に多少の素子ばらつきを生じていたとしても、その駆動電流であるカソード電流Ｉｋを所定値に保つことができる。

なお、図９では、発光サイリスタ２１０−１を発光させるために、時刻ｔ４でオン／オフ指令信号ＤＲＶＯＮ−ＰをＨレベルとし、消灯させるために、時刻ｔ５でオン／オフ指令信号ＤＲＶＯＮ−ＰをＬレベルにしているが、発光サイリスタ２１０−１を発光させる必要がない場合には、時刻ｔ４〜ｔ５の間もオン／オフ指令信号ＤＶＯＮ−ＰをＬレベルのままとすれば良い。このように、オン／オフ指令信号ＤＲＶＯＮ−Ｐの論理レベルに応じて、発光サイリスタ２１０−１の発光状態／非発光状態を切り替えることができる。

次いで、時刻ｔ６において、シリアルクロックＳＣＫの第２パルスＳＣＫ２が立ち上がる。この時、シリアルデータＳＩはＬレベルとなっているので、これより僅かに遅れて、シフトレジスタ１１０内における第１段ＦＦ１１１−１の出力端子Ｑ１がＬレベルへと遷移する一方で、第２段ＦＦ１１１−２の出力端子Ｑ２がＨレベルに変化する。時刻ｔ７において、オン／オフ指令信号ＤＲＶＯＮ−ＰがＨレベルにされる。これにより、スイッチ回路２３０がオフ状態となって、発光サイリスタ２１０−２のアノード・カソード間に電位差が生じ、この時、発光サイリスタ２１０−２のゲートに入力されているトリガ電流により、発光サイリスタ２１０−２がターンオンして発光状態となる。

ターンオンした発光サイリスタ２１０−２をオフさせるために、時刻ｔ８において、オン／オフ指令信号ＤＲＶＯＮ−ＰがＬレベルにされる。これにより、スイッチ回路２３０がオン状態になり、発光サイリスタ２１０−２のアノード・カソード間の電位差が略０Ｖになる。

このように、シリアルクロックＳＣＫの第１パルスＳＣＫ１、第２パルスＳＣＫ２、第３パルスＳＣＫ３、第４パルスＳＣＫ４、第５パルスＳＣＫ５、第６パルスＳＣＫ６、第７パルスＳＣＫ７、及び第８パルスＳＣＫ８の立ち上がり毎に、シフトレジスタ１１０の第１段出力端子Ｑ１、第２段出力端子Ｑ２、第３段出力端子Ｑ３、第４段出力端子Ｑ４、第５段出力端子Ｑ５、第６段出力端子Ｑ６、第７段出力端子Ｑ７、及び第８段出力端子Ｑ８が順に１出力端子ＱだけがＨレベルとなり、他の出力端子ＱがＬレベルとなる。このため、シリアルデータＳＩがＬレベルの時、出力端子Ｑ１〜Ｑ８に接続される発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑ１〜Ｑ８がＨレベルとなっているものだけが択一的に発光する。

この際、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、これらの発光サイリスタ２１０−１〜２１０−８のゲート・カソード間のＰＮ接合部を順方向にバイアスさせる電位差を与え、ゲート電流を供給させるだけで良い。又、発光サイリスタ２１０−１〜２１０−８をオフ状態のままとするためには、ゲート・カソード間の電位差を順方向電圧以下としておくだけで十分であり、電位差を０Ｖにしたり、逆方向へ電圧を印加することもできる。

更に、図９の発光サイリスタ２１０−１における時刻ｔ４〜ｔ５間の駆動時間Ｔ１、発光サイリスタ２１０−２における時刻ｔ７〜ｔ８間の駆動時間Ｔ２等は、異なる時間であっても良く、発光サイリスタ２１０−１〜２１０−８等の発光効率にばらつきを生じていたとしても、これを補正して所定の露光エネルギー量が得られるようにするため、駆動時間Ｔ１，Ｔ２等を異なる値に制御することは容易である。

又、前述したように、スイッチ回路２３０に流れる電流Ｉｏと発光サイリスタ２１０のカソード電流Ｉｋとは、オン／オフ指令信号ＤＲＶＯＮ−Ｐにより切り替わって流れるものであり、その電流値は主として駆動回路４１によって定まる駆動電流Ｉｏｕｔである。換言すれば、印刷制御部４０側のデータ端子Ｄに接続された接続ケーブル７０中を流れる駆動電流は常にＩｏｕｔであって、略直流と見なすことができる。このため、本実施例１の図１のプリントヘッド１３は、比較例の図７のプリントヘッド１３Ａとは異なり、接続ケーブル７０中には発光サイリスタ２１０の駆動オン、オフに伴って生じる過渡信号が伝達されないので、信号反射も生じることがなくなり、比較例において生じた問題が解消されていることが判る。

（実施例１の効果）
本実施例１によれば、次の（ｉ）、（ｉｉ）のような効果がある。

（ｉ） 本実施例１のプリントヘッド１３によれば、駆動回路４１と発光素子アレイ２００とを別の基板ユニットとして構成し、両者間を接続ケーブル７０により電気的に接続する構成とした場合においても、駆動回路４１と発光素子アレイ２００との間を信号反射が多重に発生して、駆動波形に歪みを生じて露光エネルギー量が変動して印刷濃度むらを生じる不具合を解消することができる。それに加えて、発光サイリスタ２１０に対する駆動電流Ｉｏｕｔ波形の立ち上がり時間や立ち下がり時間が増大するという問題を解決して、発光サイリスタ２１０のスイッチング制御を高速に行うことができる。

（ｉｉ） 本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。

（実施例２の印刷制御部及びプリントヘッド）
図１０は、本発明の実施例２における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

実施例１と同様に、印刷制御部４０Ｂとプリントヘッド１３Ｂとの間には、接続ケーブル７０が配置され、この接続ケーブル７０の両端が、接続コネクタ７１，７２を介して印刷制御部４０Ｂとプリントヘッド１３Ｂとに電気的に接続されている。

プリントヘッド１３Ｂは、実施例１のシフトレジスタ１１０とは異なる構成の自己走査型シフトレジスタ１１０Ｂと、実施例１と同様の発光素子アレイ２００と、実施例１とは異なる構成のスイッチ手段（例えば、ＮＰＮＴＲ）２３３等とを有している。

自己走査型シフトレジスタ１１０Ｂは、発光素子アレイ２００にトリガ電流を与えてオン／オフ動作させる回路であり、自己走査サイリスタを用いた複数段の回路１２０（＝１２０−１〜１２０−ｎ）により構成されている。各段の回路１２０（＝１２０−１〜１２０−ｎ、例えばｎ＝４９９２）は、アノードがＶＤＤ端子に接続された自己走査サイリスタ１２１と、カソードが自己走査サイリスタ１２１のゲートに接続されたダイオード１２２と、自己走査サイリスタ１２１のゲート及びグランドＧＮＤ間に接続された抵抗１２３とにより構成されている。奇数段目の各回路１２０−１，１２０−３，・・・，１２０−（ｎ−１）における自己走査サイリスタ１２１は、アノードがＶＤＤ端子に接続され、カソードが抵抗１２４−１を介して接続コネクタ７２に接続され、ゲートが抵抗１２３を介してグランドＧＮＤに接続されると共に、そのゲートがダイオード１２２のカソード・アノードと抵抗１２４−２を介して他の接続コネクタ７２に接続されている。偶数段目の各回路１２０−２，１２０−４，・・・，１２０−ｎにおける自己走査サイリスタ１２１は、アノードがＶＤＤ端子に接続され、カソードが抵抗１２４−２を介して他の接続コネクタ７２に接続され、ゲートが抵抗１２３を介してグランドＧＮＤに接続されると共に、そのゲートがダイオード１２２のカソード・アノードと抵抗１２４−１を介して接続コネクタ７２に接続されている。更に、各段の自己走査サイリスタ１２１のゲートは、自己走査型シフトレジスタ１１０Ｂの各出力端子Ｑ１〜Ｑｎにそれぞれ接続されている。

各段の回路１２０−１〜１２０−ｎにおける自己走査サイリスタ１２１は、発光素子アレイ２００における発光サイリスタ２１０と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０のような発光機能を必要としないので、上層がメタル膜等で覆われ、遮光して用いられる。各段の自己走査サイリスタ１２１におけるゲートにカソードが接続されたダイオード１２２は、各段の自己走査サイリスタ１２１のゲート間を接続するものであって、発光サイリスタ２１０−１〜２１０−ｎが順次点灯する時の走査方向（例えば、図１０において右方向）を決定するために設けられている。

ＮＰＮＴＲ２３３は、負論理のオン／オフ指令信号ＤＲＶＯＮ−Ｎ（但し、「−Ｎ」は負論理を意味する。）に基づき、発光素子アレイ２００をオン／オフ動作させる素子であり、コレクタ端子（以下単に「コレクタ」という。）がＶＤＤ端子に接続され、エミッタ端子（以下単に「エミッタ」という。）が共通端子ＩＮに接続されている。例えば、チップ基材はＧａＡｓウェハが用いられるため、実施例１のスイッチ回路２３０のＭＯＳトランジスタを利用することができなくなるので、ＧａＡｓ構成のＮＰＮＴＲ２３３を使用している。

印刷制御部４０Ｂは、発光素子アレイ２００のオン／オフを指令するオン／オフ指令信号ＤＲＶＯＮ−Ｎをプリントヘッド１３Ｂへ供給する図示しない回路と、複数の発光素子アレイ２００を時分割に駆動するための実施例１と同様の複数の駆動回路４１と、自己走査型シフトレジスタ１１０Ｂに対してクロック信号（以下単に「クロック」という。）を供給するクロック駆動回路４４と、図示しない電源端子やグランド端子等とを有している。図１０においては、図１と同様に、説明を簡略化するために１個の駆動回路４１のみが図示されている。複数の発光素子アレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられた駆動回路４１によってそれらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、実施例１と同様に、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００のチップを図４のプリント基板１３ｂ上に２６個整列する。これにより、プリントヘッド１３Ｂに必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、駆動回路４１は前記２６個の発光素子アレイ２００に対応して設けられ、これらの駆動回路４１における出力端子の総数が２６である。これに対し、クロック駆動回路４４は、前記アレイ化したチップを並列に駆動することができ、回路を共用することができる。なお、駆動回路４１やクロック駆動回路４４は、図１０においては印刷制御部４０Ｂの内部に配置されているが、プリントヘッド１３Ｂの内部に配置しても良い。

クロック駆動回路４４は、クロックを出力する複数の出力端子ＣＫ１Ｒ，ＣＫ１Ｃ，ＣＫ２Ｒ，ＣＫ２Ｃを有し、これらの出力端子ＣＫ１Ｒ，ＣＫ１Ｃ，ＣＫ２Ｒ，ＣＫ２Ｃが、図示しないスリーステート型バッファに接続されている。スリーステート型バッファは、ＣＭＯＳ出力駆動部を備えた回路であって、Ｈレベル出力状態、Ｌレベル出力状態の他に、他の出力状態であるハイインピーダンス（以下「Ｈｉ−Ｚ」という。）出力状態を有している。

クロック駆動回路４４の出力端子ＣＫ１Ｒ，ＣＫ１Ｃ，ＣＫ２Ｒ，ＣＫ２Ｃには、抵抗４５−１、コンデンサ４６−１、抵抗４５−２、及びコンデンサ４６−２の一端がそれぞれ接続されている。抵抗４５−１の他端及びコンデンサ４６−１の他端は、クロック端子ＣＫ１に接続され、このクロック端子ＣＫ１が、接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介してプリントヘッド１３Ｂ側の抵抗１２４−１に接続されている。抵抗４５−２の他端及びコンデンサ４６−２の他端は、クロック端子ＣＫ２に接続され、このクロック端子ＣＫ２が、他の接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介してプリントヘッド１３Ｂ側の抵抗１２４−２に接続されている。

（実施例２のＮＰＮＴＲ）
図１１（ａ）〜（ｃ）は、図１０中のＮＰＮＴＲ２３３を示す構成図である。

図１１（ａ）は、ＮＰＮＴＲ２３３の回路シンボルを示し、コレクタＣ、エミッタＥ、及びゲートＧの３つの端子を有している。

図１１（ｂ）、（ｃ）は、ＮＰＮＴＲ２３３の断面構造を示す図である。ＮＰＮＴＲ２３３は、下層から上層へ積層されたＮ型層２３３ａ、Ｐ型層２３３ｂ、及びＮ型層２３３ｃにより構成されている。

このＮＰＮＴＲ２３３では、図１１（ｂ）に示すように、例えば、図示しない所定のバッファ層や犠牲層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２３３ａと、Ｐ型不純物を含ませ成層したＰ型層２３３ｂと、Ｎ型不純物を含ませたＮ型層２３３ｃとを順に積層させたＮＰＮの３層構造からなるウェハを形成する。これに、公知のエッチング法により溝部を形成することで、素子分離を行う。更に、図１１（ｃ）に示すように、前記エッチングの過程でＮＰＮＴＲ２３３の最下層となるＮ型層２３３ａの一部を露出させ、この露出領域に金属配線を形成してエミッタＥを形成する。それと同時に、Ｐ型層２３３ｂとＮ型層２３３ｃにもそれぞれ、ベースＢとコレクタＣが形成される。

（実施例２の印刷制御部及びプリントヘッドの概略動作）
図１０において、例えば、印刷制御部４０Ｂにおけるオン／オフ指令信号ＤＲＶＯＮ−ＮがＨレベルの場合、接続コネクタ７１、接続ケーブル７０及び接続コネクタ７２を介して、ＮＰＮＴＲ２３３のベースからエミッタに向かう向きにベース電流を生じてこのＮＰＮＴＲ２３３がオン状態になる。すると、ＮＰＮＴＲ２３３のコレクタ・エミッタ間に電流Ｉｏが流れて発光サイリスタ２１０のカソード電位が上昇し、この発光サイリスタ２１０−１のエミッタ・カソード間電位差が減少してカソード電流Ｉｋがゼロになる。これにより、全ての発光サイリスタ２１０−１〜２１０−８が非発光状態となる。

これに対し、オン／オフ指令信号ＤＲＶ−ＯＮ−ＮがＬレベルの場合、ＮＰＮＴＲ２３３のベース電流が流れなくなり、このＮＰＮＴＲ２３３がオフ状態となる。発光サイリスタ２１０のアノードには電源電圧ＶＤＤが印加されており、そのカソードに、接続コネクタ７２、接続ケーブル７０、接続コネクタ７１及びデータ端子Ｄを介して接続されているＮＭＯＳ４３が略導通状態である。そのため、発光サイリスタ２１０のカソード電位がプルダウンし、この発光サイリスタ２１０のアノード・カソード間に略電源電圧ＶＤＤが印加される。この時、シフトレジスタ１１０Ｂにより、発光サイリスタ２１０−１〜２１０−８の内の発光指令されている発光サイリスタ２１０のゲートのみが選択的にＨレベルになると、この発光サイリスタ２１０のゲートにはトリガ電流が生じ、発光指令されている発光サイリスタ２１０がターンオンする。

この際、発光サイリスタ２１０のアノード・カソード間に流れるカソード電流Ｉｋは、データ端子Ｄに流入する駆動電流Ｉｏｕｔである。そのため、前記発光サイリスタ２１０が発光状態となり、その駆動電流Ｉｏｕｔの値に応じた光出力を生じる。

（実施例２の印刷制御部及びプリントヘッドの詳細動作）
図１２は、図１０のプリントヘッド１３Ｂ及び印刷制御部４０Ｂの詳細な動作を示すタイムチャートである。

この図１２では、実施例１と同様に、図２の画像形成装置１での印刷動作時における１ライン走査において、図１０の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝８）を順次点灯させる場合の動作波形が示されている。

本実施例２のように、自己走査サイリスタ１２１を用いた自己走査型シフトレジスタ１１０Ｂの場合、２つのクロック端子ＣＫ１，ＣＫ２から供給される２相クロックが用いられ、この２相クロックを生成するために、クロック駆動回路４４には、各クロック毎に２種の出力端子ＣＫ１Ｃ，ＣＫ１ＲとＣＫ２Ｃ，ＣＫ２Ｒが設けられている。これらの出力端子ＣＫ１Ｒ，ＣＫ１ＣとＣＫ２Ｒ，ＣＫ２Ｃとは、図示しないスリーステート出力型バッファによって駆動される。即ち、スリーステート型バッファは、ＣＭＯＳ出力駆動部を備えた回路であって、Ｈレベル出力状態、Ｌレベル出力状態の他に、他の出力状態であるＨｉ−Ｚ出力状態を切り替える機能を有している。

図１２のタイムチャートにおいて、左端部に示す状態においては、出力端子ＣＫ１Ｃ，ＣＫ１Ｒ，ＣＫ２Ｃ，ＣＫ２Ｒの各信号はＨレベルとされる。

クロック駆動回路４４の出力端子ＣＫ１Ｒ，ＣＫ１Ｃ，ＣＫ２Ｒ，ＣＫ２Ｃの内、出力端子ＣＫ１Ｒ，ＣＫ１Ｃは、抵抗４５−１とコンデンサ４６−１をそれぞれ介してクロック端子ＣＫ１に接続され、出力端子ＣＫ２Ｒ，ＣＫ２Ｃは、抵抗４５−２とコンデンサ４６−２をそれぞれ介してクロック端子ＣＫ２に接続されている。そのため、図１２のタイムチャートの左端部に示す状態においては、クロック端子ＣＫ１，ＣＫ２の各信号は共にＨレベルとなって、第１段、第３段、第５段、第７段回路１２０−１，１２０−３，１２０−５，１２０−７の各自己走査サイリスタ１２１の組と、第２段、第４段、第６段、第８段回路１２０−２，１２０−４，１２０−６，１２０−８の各自己走査サイリスタ１２１の組とのいずれも、そのカソードがＨレベルとされ、オフ状態となっている。

この時、オン／オフ指令信号ＤＲＶＯＮ−ＮはＨレベルにされており、ＮＰＮＴＲ２３３はオン状態であって駆動電流Ｉｏｕｔに略等しい電流Ｉｏを生じる一方で、発光サイリスタ２１０−１〜２１０−８は、オフとなってカソード電流Ｉｋがゼロとなっている。

以下、第１段、第２段、第３段回路１２０−１，１２０−２，１２０−３における各自己走査サイリスタ１２１のターンオン過程（１）〜（３）を説明する。

（１） 第１段回路１２０−１における自己走査サイリスタ１２１のターンオン過程
図１２の時刻ｔ１において、クロック駆動回路４４の出力端子ＣＫｌＲがＬレベルとされる。すると、コンデンサ４６−１には、出力端子ＣＫ１Ｃからコンデンサ４６−１、抵抗４５−１、及び出力端子ＣＫ１Ｒに向かう方向に充電電流を生じ、このコンデンサ４６−１の両端電圧が上昇していく。これに伴い、クロック端子ＣＫ１の電位がａ部のようにグランドＧＮＤ電位へと降下していく。

時刻ｔ２において、出力端子ＣＫ１ＣがＬレベルとされ、出力端子ＣＫ１Ｒが、図１２の中間電位の横破線で示されたＨｉ−Ｚ状態とされる。時刻ｔ２で前記Ｈｉ−Ｚ状態に遷移したことで、クロック端子ＣＫ１には、図１２のｂ部に示すようなアンダシュート波形を生じる。このアンダシュート波形は、コンデンサ４６−１の充電電圧により生じる。

図１０のクロック駆動回路４４において、図示しないスリーステート出力型バッファには、寄生ダイオードが生じており、前記アンダシュート波形を生じることで、その寄生ダイオードに電流が流れ、前記ｂ部の負電圧レベルがクランプされる。この結果、ｂ部に示すアンダシュート波形の極小部は、略−０．６Ｖ程度の負電圧にとどまる。その後、コンデンサ４６−１の充電電荷が自己放電して、コンデンサ４６−１の両端電圧が減少していく。そのため、ｂ部に示すアンダシュートは、時間経過と共に解消していく。

クロック端子ＣＫ１にｂ部のアンダシュートを生じることで、第１段回路１２０−１におけるサイリスタ１２１のアノード・カソード間には比較的大きな電圧が印加される。この時、クロック端子ＣＫ２はＨレベルとなっており、第１段回路１２０−１のダイオード１２２を介して、そのサイリスタ１２１のゲートにトリガ電流が流れ、サイリスタ１２１がターンオンする。このサイリスタ１２１のオン状態は、クロック端子ＣＫ１におけるカソード電位波形がＨレベルとなるまで継続する。

次の時刻ｔ３において、出力端子ＣＫ１ＣがＨｉ−Ｚ状態とされ、クロック端子ＣＫ１がＬレベルになる。これにより、クロック端子ＣＫ１は、グランドＧＮＤ電位に略等しくなる。

一方、時刻ｔ４において、発光サイリスタ２１０−１の発光指令のためにオン／オフ指令信号ＤＲＶＯＮ−ＮがＬレベルとされ、ＮＰＮＴＲ２３３がオフ状態になる。この時、ＮＭＯＳ４３が半導通状態になっているので、データ端子ＤはＬレベルのままである。更に、第１段回路１２０−１のサイリスタ１２１はオン状態となっていて、カソード・ゲート間には順電圧相当の電位差を生じており、そのサイリスタ１２１のゲート電位がカソード電位よりも上昇する。

発光サイリスタ２１０−１と第１段回路１２０−１におけるサイリスタ１２１とは、ゲート同士が接続されているので、発光サイリスタ２１０−１のゲートにトリガ電流が流れ、この発光サイリスタ２１０−１がターンオンする。発光サイリスタ２１０−１のオン状態は、時刻ｔ６において、オン／オフ指令信号ＤＲＶＯＮ−ＮがＨレベルとされてＮＰＮＴＲ２３３がオンし、カソード電流Ｉｋを遮断するまで継続される。

（２） 第２段回路１２０−２における自己走査サイリスタ１２１のターンオン過程
時刻ｔ５において、出力端子ＣＫ２ＲがＬレベルとされる。これにより、コンデンサ４６−２には、出力端子ＣＫ２Ｃからコンデンサ４６−２、抵抗４５−２、及び出力端子ＣＫ２Ｒに向かう方向に充電電流を生じ、コンデンサ４６−２の両端電圧が上昇していく。これに伴い、クロック端子ＣＫ２の電位は、図１２のＣ部に示すように、グランドＧＮＤ電位へと降下していく。

その後、時刻ｔ７において、出力端子ＣＫ２ＣがＬレベルとされ、出力端子ＣＫ２Ｒが、中間電位の横破線で図示されたＨｉ−Ｚ状態とされる。時刻ｔ７で前記状態に遷移したことで、クロック端子ＣＫ２には、図１２のｄ部に示すようなアンダシュート波形を生じる。このアンダシュート波形は、コンデンサ４６−２の充電電圧により生じる。図１０のクロック駆動回路４４において、図示しないスリーステート型バッファには寄生ダイオードが生じており、前記アンダシュート波形を生じることで、前記寄生ダイオードに電流が流れ、前記負電圧レベルがクランプされる。この結果、ｄ部に示すアンダシュート波形の極小部は、略−０．６Ｖ程度の負電圧にとどまる。その後、コンデンサ４６−２の充電電荷が自己放電して、このコンデンサ４６−２の両端電圧が減少していく。これにより、ｄ部に示すアンダシュートは、時間経過と共に解消していく。

クロック端子ＣＫ２にｄ部のアンダシュートを生じることで、第２段回路１２０−２におけるサイリスタ１２１のアノード・カソード間には、比較的大きな電圧が印加される。この時、クロックＣＫ２はＨレベルとなっており、第１段回路１２０−１のサイリスタ１２１は未だオン状態にあって、そのゲート電位が高くなっている。そのため、第２段回路１２０−２のダイオード１２２を介して、第２段回路１２０−２におけるサイリスタ１２１のゲートにトリガ電流が流れ、そのサイリスタ１２０−２がターンオンする。第２段回路１２０−２におけるサイリスタ１２１のオン状態は、クロック端子ＣＫ２におけるカソード電位波形がＨレベルとなるまで継続される。

次に、時刻ｔ８において、出力端子ＣＫ２ＣがＨｉ−Ｚ状態とされ、出力端子ＣＫ２ＲがＬレベルとされる。これにより、クロック端子ＣＫ２の電位がグランドＧＮＤ電位に略等しくなる。これと同時に、時刻ｔ８において、出力端子ＣＫ１Ｃ，ＣＩ１Ｒが共にＨレベルとされ、クロック端子ＣＫ１もＨレベルとなる。この結果、第１段回路１２０−１におけるサイリスタ１２１がターンオフする。

一方、時刻ｔ９において、発光サイリスタ２１０−２の発光指令のためにオン／オフ指令信号ＤＲＶＯＮ−Ｎ号がＬレベルとされ、ＮＰＮＴＲ２３３がオフ状態になる。この時、ＮＭＯＳ４３が半導通状態になっているので、データ端子ＤはＬレベルのままである。更に、第２段回路１２０−２におけるサイリスタ１２１はオン状態となっていて、カソード・ゲート間には順電圧相当の電位差を生じており、そのゲート電位がカソード電位よりも上昇している。

発光サイリスタ２１０−２と第２段回路１２０−２のサイリスタ１２１とは、ゲート同士が接続されているので、発光サイリスタ２１０−２のゲートにトリガ電流が流れて、この発光サイリスタ２１０−２がターンオンする。発光サイリスタ２１０−２のオン状態は、時刻ｔ１１において、オン／オフ指令信号ＤＲＶＯＮ−ＮがＨレベルとされてＮＰＮＴＲ２３３がオンとなり、発光サイリスタ２１０−２の電流が遮断されるまで継続される。

（３） 第３段回路１２０−３における自己走査サイリスタ１２１のターンオン過程
時刻ｔ１０において、出力端子ＣＫ１ＲがＬレベルとされると、コンデンサ４６−１には、出力端子ＣＫ１Ｃからコンデンサ４６−１、抵抗４５−１、及び出力端子ＣＫ１Ｒに向かう方向に充電電流を生じ、このコンデンサ４６−１の両端電圧が上昇していく。これに伴い、クロック端子ＣＫ１の電位は、図１２のｅ部のように降下していく。

次に、時刻ｔ１２において、出力端子ＣＫ１ＣがＬレベルとされ、出力端子ＣＫ１Ｒが、図１２の中間電位の横破線にて図示されるＨｉ−Ｚ状態とされる。時刻ｔ１２で前記状態に遷移したことで、クロック端子ＣＫ１には、図１２のｆ部に示すようなアンダシュート波形を生じる。このアンダシュート波形は、コンデンサ４６−１の充電電圧により生じる。

図１０のクロック駆動回路４４において、図示しないスリーステート型バッファには、寄生ダイオードが生じており、前記アンダシュート波形を生じることで、その寄生ダイオードに電流が流れ、前記負電圧レベルがクランプされる。この結果、ｆ部に示すアンダシュート波形の極小部は、略−Ｏ．６Ｖ程度の負電圧にとどまる。その後、コンデンサ４６−１の充電電荷が自己放電して、このコンデンサ両端電圧が減少していく。これにより、ｆ部に示すアンダシュートは、時間経過と共に解消していく。

クロック端子ＣＫ１にｆ部のアンダシュートを生じることで、第３段回路１２０−３におけるサイリスタ１２１のアノード・カソード間には、比較的大きな電圧が印加される。この時、クロック端子ＣＫ１はＨレベルとなっており、第２段回路１２０−２のサイリスタ１２１は未だオン状態にあって、そのゲート電位が高くなっている。そのため、第３段回路１２０−３におけるダイオード１２２を介して、第３段回路１２０−３におけるサイリスタ１２１のゲートにトリガ電流が流れ、このサイリスタ１２１がターンオンする。第３段回路１２０−３におけるサイリスタ１２１のオン状態は、クロック端子ＣＫ１におけるそのカソード電位波形がＨレベルとなるまで継続される。

次に、時刻ｔ１３において、出力端子ＣＫ１ＣがＨｉ−Ｚ状態とされ、出力端子ＣＫ１ＲがＬレベルとされる。そのため、クロック端子ＣＫ１の電位は、グランドＧＮＤ電位に略等しくなる。それと同時に、時刻ｔ１３において、出力端子ＣＫ２Ｃ，ＣＫ２Ｒが共にＨレベルとされ、クロック端子ＣＫ２もＨレベルとなる。この結果、第２段回路１２０−２におけるサイリスタ１２１がターンオフする。

以上、図１２を参照して詳細に説明したように、クロック端子ＣＫ１，ＣＫ２から供給される２つのクロックは、異なる位相をもって同様の波形が繰り返す形状を有しており、この波形の２つのクロックが、第１段、第３段、第５段、第７段回路１２０−１，１２０−３，１２０−５，１２０−７における各サイリスタ１２１の組と、第２段、第４段、第６段、第８段回路１２０−２，１２０−４，１２０−６，１２０−８における各サイリス１２１の組とに順次入力されることで、第１段〜第８段回路１２０−１〜１２０−８における各サイリスタ１２１が、第１段回路１２０−１から第８段回路１２０−８の方向へ順次オンしていく。

オン状態にあるサイリスタ１２１のゲート電位は、略Ｈレベルであり、オフ状態にある走査サイリスタ１２１のゲート電位は、グランドＧＮＤ電位に略等しいＬレベルである。又、第１段〜第８段回路１２０−１〜１２０−８における各サイリスタ１２１のゲート電位は、シフトレジスタ１１０Ｂにおける各出力端子Ｑ１〜Ｑ８の信号となっている。この結果、実施例１の図９において示したのと同様の出力端子Ｑｌ〜Ｑ８の信号を得ることができ、シフトレジスタ１１０Ｂからの点灯指令によって選択される発光サイリスタ２１０−１〜２１０−８の順次点灯を行うことが可能となる。

図１２における電流Ｉｏ，Ｉｋの波形から明らかなように、その電流値は駆動回路４１の駆動電流Ｉｏｕｔと等しく、電流を生じるタイミングは相補の関係にあり、電流Ｉｏが生じる時には電流Ｉｋは略ゼロであり、電流Ｉｋが生じる時には電流Ｉｏは略ゼロとなっていて、両者の合算値は、駆動回路４４の駆動電流Ｉｏｕｔに略等しい。この結果、図１０の駆動回路４４におけるデータ端子Ｄには、時間による変動のない直流的な電流を生じており、発光サイリスタ２１０−１〜２１０−８の駆動オン、オフの状態には依存しないスタチックな状態を維持している。

比較例を示す図７の構成では、駆動回路４１Ａにおけるデータ端子Ｄが、発光サイリスタ２１０−１〜２１０−８の駆動オン、オフに従い、スイッチング電流が断続するので、接続ケーブル７０に過渡信号の伝達を生じ、それが駆動回路４１Ａとプリントヘッド１３Ａとの間を多重に信号反射を繰り返すことで、電流波形の歪みや、遷移時間の増大といった問題があった。これに対し、本実施例２の構成では、駆動回路４１におけるデータ端子Ｄに、前述した時間による変動のない直流的な電流を生じており、発光サイリスタ２１０−１〜２１０−８の駆動オン、オフの状態には依存しないスタチックな状態を維持している。この結果、接続ケーブル７０に過渡信号の伝達を生じることが無くなり、それが駆動回路４１とプリントヘッド１３Ｂとの間を多重に信号反射を繰り返すことで、電流波形の歪みや、遷移時間の増大といった問題を解決している。

（実施例２の効果）
本実施例２によれば、次の（ｉ）、（ｉｉ）のような効果がある。

（ｉ） 本実施例２のプリントヘッド１３Ｂによれば、実施例１と同様に、駆動回路４１と発光素子アレイ２００とを別の基板ユニットとして構成し、両者間を接続ケーブル７０により電気的に接続する構成とした場合においても、駆動回路４１と発光素子アレイ２００との間を信号反射が多重に発生して、駆動波形に歪みを生じて露光エネルギ一量が変動して印刷濃度むらを生じる不具合を解消することができる。それに加えて、発光サイリスタ２１０に対する駆動電流Ｉｏｕｔ波形の立ち上がり時間や立ち下がり時間が増大するという問題を解決して、発光サイリスタ２１０のスイッチング制御を高速に行うことができる。

（ｉｉ） 本実施例２の画像形成装置１によれば、プリントヘッド１３Ｂを採用しているので、実施例１と同様に、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。

（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。

（Ｉ） 実施例１、２において、光源として用いられる発光サイリスタ２１０に適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、発熱抵抗体、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、発熱抵抗体の列で構成されるサーマルプリンタ、表示素子の列を有する表示装置等において利用することができる。

（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Silicon Semiconductor Controlled Switch）の場合にも適用可能である。

１ 画像形成装置
１３，１３Ｂ プリントヘッド
４０，４０Ｂ 印刷制御部
４１ 駆動回路
４４ クロック駆動回路
７０ 接続ケーブル
１１０ シフトレジスタ
１１０Ｂ 自己走査型シフトレジスタ
１１０，１１０−１〜１１０−ｎ ＦＦ
１２０，１２０−１〜１２０−ｎ 第１〜第ｎ段回路
１２１ サイリスタ
２００ 発光素子アレイ
２１０，２１０−１〜２１０−ｎ 発光サイリスタ
２３０ スイッチ回路
２３２ トランスミッションゲート
２３３ ＮＰＮＴＲ

Claims (11)

1. 各々、電源端子と接続される第１端子と、共通端子に接続される第２端子と、入力された制御信号に基づいて前記第１端子と前記第２端子との間のオン／オフ状態を切り換えるための第３端子と、を有し、前記電源端子と前記共通端子との間に複数並列に接続された３端子スイッチ素子アレイを駆動する駆動回路であって、
   前記共通端子に駆動電流を流す駆動源と、
   前記３端子スイッチ素子に対して前記電源端子と前記共通端子との間に並列に接続され、オン／オフ指令信号に基づいて前記電源端子と前記共通端子との間を電気的に接続／遮断するスイッチ手段と、を備え、
   前記スイッチ手段は、
   前記オン／オフ指令信号に基づき、前記３端子スイッチ素子がオフ状態の時に、前記電源端子と前記共通端子との間を電気的に接続して、前記電源端子から前記共通端子を介してグランドに電流を流し、
   前記３端子スイッチ素子がオン状態の時に、前記電源端子と前記共通端子との間を電気的に遮断して、前記３端子スイッチ素子からの電流を前記グランドに流すことを特徴とする駆動回路。
2. 前記共通端子は、接続ケーブルにより前記駆動源に接続されていることを特徴とする請求項１記載の駆動回路。
3. 前記駆動源は、一定電流を流す定電流源回路であることを特徴とする請求項１又は２記載の駆動回路。
4. 前記３端子スイッチ素子は、発光サイリスタであり、
   前記スイッチ手段は、前記オン／オフ指令信号に基づいてオン／オフ動作するトランスミッションゲートであることを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
5. 前記３端子スイッチ素子は、発光サイリスタであり、
   前記スイッチ手段は、前記オン／オフ指令信号に基づいてオン／オフ動作するスイッチング用トランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
6. 請求項１〜５のいずれか１項に記載の駆動回路と、
   前記３端子スイッチ素子の前記第３端子に対してトリガ信号を与えて前記３端子スイッチ素子をオン状態にするシフトレジスタと、
   を備えることを特徴とする駆動装置。
7. 前記シフトレジスタは、
   縦続接続された複数段のフリップフロップ回路を有し、シリアルクロック信号に基づきシリアルデータを入力して前記複数段のフリップフロップ回路から前記トリガ信号を順に出力する構成になっていることを特徴とする請求項６記載の駆動装置。
8. 前記シフトレジスタは、
   ３端子スイッチ素子を有する自己走査型回路を備え、クロック信号に基づき複数の前記トリガ信号を順に出力する構成になっていることを特徴とする請求項６記載の駆動装置。
9. 前記３端子スイッチ素子は、サイリスタであることを特徴とする請求項８記載の駆動装置。
10. 請求項６〜９のいずれか１項に記載の駆動装置は、プリントヘッドであることを特徴とする駆動装置。
11. 請求項１０記載の駆動装置を備え、
    前記駆動装置により露光されて記録媒体に画像を形成することを特徴とする画像形成装置。

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