JP2894328B2 - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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- mos transistor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ＥＳＤ保護回路に
関し、特に、電源あるいはＧＮＤレベルに接続されたト
ランスファゲート回路の保護回路に関する。
関し、特に、電源あるいはＧＮＤレベルに接続されたト
ランスファゲート回路の保護回路に関する。
【０００２】
【従来の技術】従来、この種のＥＳＤ保護回路（静電保
護回路）は、例えば特開平２−１９５４号公報に示され
るように、内部回路をＥＳＤから保護するために用いら
れている。
護回路）は、例えば特開平２−１９５４号公報に示され
るように、内部回路をＥＳＤから保護するために用いら
れている。
【０００３】図３は、従来のＥＳＤ保護回路の回路構成
の一例を示す図である。図３を参照すると、外部端子１
０から内部回路８につながるラインには、保護素子とし
てＰ型ＭＯＳトランジスタ１１のドレインと、Ｎ型ＭＯ
Ｓトランジスタ１２のドレインが接続されており、Ｐ型
ＭＯＳトランジスタ１１のソースとゲートはともに電源
電位ＶＤＤ２に接続され、Ｎ型ＭＯＳトランジスタ１２
のソースとゲートは接地電位ＧＮＤ３に接続されてお
り、それぞれダイオードを構成している。
の一例を示す図である。図３を参照すると、外部端子１
０から内部回路８につながるラインには、保護素子とし
てＰ型ＭＯＳトランジスタ１１のドレインと、Ｎ型ＭＯ
Ｓトランジスタ１２のドレインが接続されており、Ｐ型
ＭＯＳトランジスタ１１のソースとゲートはともに電源
電位ＶＤＤ２に接続され、Ｎ型ＭＯＳトランジスタ１２
のソースとゲートは接地電位ＧＮＤ３に接続されてお
り、それぞれダイオードを構成している。
【０００４】また、Ｐ型ＭＯＳトランジスタ１１のウェ
ルをオープンにすることで、外部端子１０に正の高電圧
の静電気が印加されても、Ｐ型ＭＯＳトランジスタ１１
のドレインからウェルを介して内部回路の電源ＶＤＤに
電流が流れこまないような構成となっている。
ルをオープンにすることで、外部端子１０に正の高電圧
の静電気が印加されても、Ｐ型ＭＯＳトランジスタ１１
のドレインからウェルを介して内部回路の電源ＶＤＤに
電流が流れこまないような構成となっている。
【０００５】また、入力信号をトランスファゲート８１
で受けるフリップフロップなどの回路を動作させないよ
うにする場合、トランスファゲート８１の入力をマスタ
ースライス１３によって内部回路８２の出力信号から保
護回路４、５を有する外部接地電位ＧＮＤ端子１に直接
つなぐように切りかえていた。
で受けるフリップフロップなどの回路を動作させないよ
うにする場合、トランスファゲート８１の入力をマスタ
ースライス１３によって内部回路８２の出力信号から保
護回路４、５を有する外部接地電位ＧＮＤ端子１に直接
つなぐように切りかえていた。
【０００６】
【発明が解決しようとする課題】図３に示した従来の技
術においては、内部回路のトランスファゲートをマスタ
ースライスによって外部接地電位ＧＮＤに切りかえる
と、ＥＳＤ破壊をおこす、という問題点を有している。
術においては、内部回路のトランスファゲートをマスタ
ースライスによって外部接地電位ＧＮＤに切りかえる
と、ＥＳＤ破壊をおこす、という問題点を有している。
【０００７】その理由は、内部回路のＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタのドレインに直接高電
圧の静電気を受けるからである。
ジスタとＮ型ＭＯＳトランジスタのドレインに直接高電
圧の静電気を受けるからである。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、外部の電源、Ｇ
ＮＤ端子に静電気が印加されても、内部回路をＥＳＤ破
壊から守ることができるＥＳＤ保護回路を提供すること
にある。
てなされたものであって、その目的は、外部の電源、Ｇ
ＮＤ端子に静電気が印加されても、内部回路をＥＳＤ破
壊から守ることができるＥＳＤ保護回路を提供すること
にある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＥＳＤ保護回路は、内部回路のトランスフ
ァゲートの入力を接地電位ＧＮＤにする場合、直接外部
接地電位ＧＮＤ端子につながらない手段を有する。
め、本発明のＥＳＤ保護回路は、内部回路のトランスフ
ァゲートの入力を接地電位ＧＮＤにする場合、直接外部
接地電位ＧＮＤ端子につながらない手段を有する。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のＥＳＤ保護回路は、その好ましい
実施の形態において、内部回路のトランスファゲートの
入力を接地電位ＧＮＤにする場合、直接、外部接地電位
ＧＮＤ端子につながらないようにする手段（図１の６、
７）を有する。
に説明する。本発明のＥＳＤ保護回路は、その好ましい
実施の形態において、内部回路のトランスファゲートの
入力を接地電位ＧＮＤにする場合、直接、外部接地電位
ＧＮＤ端子につながらないようにする手段（図１の６、
７）を有する。
【００１１】本発明の実施の形態によれば、内部回路の
トランスファゲートの入力が、インバータの出力信号を
受けるため高電圧の静電気を直接受けることがない。す
なわち、内部回路のトランスファゲートの入力をＧＮＤ
レベルにしたい場合でも、Ｐ型トランジスタのドレイン
からウェルを介してＶＤＤに電流が流れこむことを防
ぎ、またＮ型トランジスタのドレインから外部電源電位
ＶＤＤ端子へ電子が流れこむことを防ぐことができる。
トランスファゲートの入力が、インバータの出力信号を
受けるため高電圧の静電気を直接受けることがない。す
なわち、内部回路のトランスファゲートの入力をＧＮＤ
レベルにしたい場合でも、Ｐ型トランジスタのドレイン
からウェルを介してＶＤＤに電流が流れこむことを防
ぎ、またＮ型トランジスタのドレインから外部電源電位
ＶＤＤ端子へ電子が流れこむことを防ぐことができる。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１３】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、外部接地電位
ＧＮＤ端子１につながるラインに、保護素子としてＰ型
ＭＯＳトランジスタ４のドレインと、Ｎ型ＭＯＳトラン
ジスタ５のドレインが接続されており、Ｐ型ＭＯＳトラ
ンジスタ４のソースとゲートは電源電位ＶＤＤ２、Ｎ型
ＭＯＳトランジスタ５のソースとゲートは接地電位ＧＮ
Ｄ３に接続されており、ダイオードを構成している。ま
た、このときＰ型ＭＯＳトランジスタ４のウェルをオー
プンとし、外部接地電位ＧＮＤ端子１から正の高電圧の
静電気が印加されても、Ｐ型ＭＯＳトランジスタ４のド
レインからウェルを介して内部回路の電源ＶＤＤに電流
が流れこまないような構成となっている。
構成を示す図である。図１を参照すると、外部接地電位
ＧＮＤ端子１につながるラインに、保護素子としてＰ型
ＭＯＳトランジスタ４のドレインと、Ｎ型ＭＯＳトラン
ジスタ５のドレインが接続されており、Ｐ型ＭＯＳトラ
ンジスタ４のソースとゲートは電源電位ＶＤＤ２、Ｎ型
ＭＯＳトランジスタ５のソースとゲートは接地電位ＧＮ
Ｄ３に接続されており、ダイオードを構成している。ま
た、このときＰ型ＭＯＳトランジスタ４のウェルをオー
プンとし、外部接地電位ＧＮＤ端子１から正の高電圧の
静電気が印加されても、Ｐ型ＭＯＳトランジスタ４のド
レインからウェルを介して内部回路の電源ＶＤＤに電流
が流れこまないような構成となっている。
【００１４】さらに、外部接地電位ＧＮＤ端子１につな
がるラインには、インバータ６を構成するＰ型ＭＯＳト
ランジスタ６１とＮ型ＭＯＳトランジスタ６２のゲート
が接続されており、インバータ６の出力がインバータ７
を構成するＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳト
ランジスタ７２のゲートに接続されている。そしてイン
バータ７の出力が内部回路８１につながり、トランスフ
ァゲート８１１、８１２の入力に、接地電位ＧＮＤレベ
ルの信号を供給している。
がるラインには、インバータ６を構成するＰ型ＭＯＳト
ランジスタ６１とＮ型ＭＯＳトランジスタ６２のゲート
が接続されており、インバータ６の出力がインバータ７
を構成するＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳト
ランジスタ７２のゲートに接続されている。そしてイン
バータ７の出力が内部回路８１につながり、トランスフ
ァゲート８１１、８１２の入力に、接地電位ＧＮＤレベ
ルの信号を供給している。
【００１５】この構成によれば、ダイオードの働きをす
るＰ型ＭＯＳトランジスタ４と、Ｎ型ＭＯＳトランジス
タ５の作用により、これまでと同様に、ＥＳＤ（electr
o static damage）を低減することができる。
るＰ型ＭＯＳトランジスタ４と、Ｎ型ＭＯＳトランジス
タ５の作用により、これまでと同様に、ＥＳＤ（electr
o static damage）を低減することができる。
【００１６】また、外部接地電位ＧＮＤ端子１と、入力
が接地電位ＧＮＤのトランスファゲート回路８１との間
にインバータ６とインバータ７があることにより、外部
接地電位ＧＮＤ端子１に、正の高電位の静電気が印加さ
れた場合でも、直接、この高電圧が、Ｐ型ＭＯＳトラン
ジスタ８１１のドレインにかかることがないため、内部
回路の電源ＶＤＤに電流が流れこむことを防ぐことがで
きる。さらに外部電源電位ＶＤＤ端子に正の高電位の静
電気が印加された場合でも、Ｎ型ＭＯＳトランジスタ８
１２のドレインから外部電源電位ＶＤＤ端子への電子の
流れを防ぐことができる。
が接地電位ＧＮＤのトランスファゲート回路８１との間
にインバータ６とインバータ７があることにより、外部
接地電位ＧＮＤ端子１に、正の高電位の静電気が印加さ
れた場合でも、直接、この高電圧が、Ｐ型ＭＯＳトラン
ジスタ８１１のドレインにかかることがないため、内部
回路の電源ＶＤＤに電流が流れこむことを防ぐことがで
きる。さらに外部電源電位ＶＤＤ端子に正の高電位の静
電気が印加された場合でも、Ｎ型ＭＯＳトランジスタ８
１２のドレインから外部電源電位ＶＤＤ端子への電子の
流れを防ぐことができる。
【００１７】［実施例２］図２は、本発明の第２の実施
例の構成を示す図である。
例の構成を示す図である。
【００１８】図２を参照すると、外部電源電位ＶＤＤ端
子９に接続するラインに、保護素子としてＰ型ＭＯＳト
ランジスタ４のドレインとＮ型ＭＯＳトランジスタ５の
ドレインが接続されており、Ｐ型ＭＯＳトランジスタ４
のソースとゲートは電源電位ＶＤＤ２に接続され、Ｎ型
ＭＯＳトランジスタ５のソースとゲートが接地電位ＧＮ
Ｄ３に接続されており、ダイオードを構成している。ま
たＰ型ＭＯＳトランジスタ４のウェルをオープンとし、
外部電源電位ＶＤＤ端子９から正の高電圧の静電気が印
加されても、Ｐ型ＭＯＳトランジスタ４のドレインから
ウェルを介して内部回路の電源ＶＤＤに電流が流れこま
ないような構成となっている。さらに、外部電源電位Ｖ
ＤＤ端子９に接続するラインは、インバータ６を構成す
るＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジス
タ６２のゲートに接続し、そのインバータ６の出力が、
内部回路であるトランスファゲート８１に接続し、トラ
ンスファゲート８１１、８１２の入力に、接地電位ＧＮ
Ｄレベルの信号を供給している。
子９に接続するラインに、保護素子としてＰ型ＭＯＳト
ランジスタ４のドレインとＮ型ＭＯＳトランジスタ５の
ドレインが接続されており、Ｐ型ＭＯＳトランジスタ４
のソースとゲートは電源電位ＶＤＤ２に接続され、Ｎ型
ＭＯＳトランジスタ５のソースとゲートが接地電位ＧＮ
Ｄ３に接続されており、ダイオードを構成している。ま
たＰ型ＭＯＳトランジスタ４のウェルをオープンとし、
外部電源電位ＶＤＤ端子９から正の高電圧の静電気が印
加されても、Ｐ型ＭＯＳトランジスタ４のドレインから
ウェルを介して内部回路の電源ＶＤＤに電流が流れこま
ないような構成となっている。さらに、外部電源電位Ｖ
ＤＤ端子９に接続するラインは、インバータ６を構成す
るＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジス
タ６２のゲートに接続し、そのインバータ６の出力が、
内部回路であるトランスファゲート８１に接続し、トラ
ンスファゲート８１１、８１２の入力に、接地電位ＧＮ
Ｄレベルの信号を供給している。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
外部の電源、ＧＮＤ端子に静電気が印加されても、内部
回路をＥＳＤ破壊から守ることができる。
外部の電源、ＧＮＤ端子に静電気が印加されても、内部
回路をＥＳＤ破壊から守ることができる。
【００２０】その理由は、本発明においては、内部回路
のドレインに直接高電圧の静電気が印加されない、よう
に構成したことによる。
のドレインに直接高電圧の静電気が印加されない、よう
に構成したことによる。
【図１】本発明のＥＳＤ保護回路の一実施例の回路構成
を示す図である。
を示す図である。
【図２】本発明のＥＳＤ保護回路の別の実施例の回路構
成を示す図である。
成を示す図である。
【図３】従来のＥＳＤ保護回路の回路図である。
１ 外部接地電位ＧＮＤ端子 ２ 電源電位ＶＤＤ ３ 接地電位ＧＮＤ ４、１１、６１、７１、８１１、８２１ Ｐ型ＭＯＳト
ランジスタ ５、１２、６２、７２、８１２、８２２ Ｎ型ＭＯＳト
ランジスタ ６、７ インバータ ８、８２ 内部回路 ９ 外部電源電位ＶＤＤ端子 １０ 外部信号端子 １３ マスタースライス ８１ トランスファゲート
ランジスタ ５、１２、６２、７２、８１２、８２２ Ｎ型ＭＯＳト
ランジスタ ６、７ インバータ ８、８２ 内部回路 ９ 外部電源電位ＶＤＤ端子 １０ 外部信号端子 １３ マスタースライス ８１ トランスファゲート
Claims (3)
- 【請求項１】外部電源端子または外部ＧＮＤ端子と、電
源電位またはＧＮＤ電位にしたい内部回路のドレインと
の間に、１又は複数のインバータを接続し、該インバー
タを介して前記内部回路のドレインが、前記外部電源端
子または前記外部ＧＮＤ端子に直接つながらないように
したことを特徴とするＥＳＤ保護回路。 - 【請求項２】外部ＧＮＤ端子と内部ゲートのドレインと
の間のライン上にＣＭＯＳインバータを２段縦続形態に
挿入し、前記内部ゲートのドレインが、前記外部ＧＮＤ
端子に直接つながらないようにしたことを特徴とするＥ
ＳＤ保護回路。 - 【請求項３】外部電源端子と内部ゲートのドレインとの
間のライン上にＣＭＯＳインバータを挿入し、前記内部
ゲートのドレインが、前記外部電源端子に直接つながら
ないようにしたことを特徴とするＥＳＤ保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180601A JP2894328B2 (ja) | 1997-06-20 | 1997-06-20 | Ｅｓｄ保護回路 |
| US09/099,406 US6043968A (en) | 1997-06-20 | 1998-06-18 | ESD protection circuit |
| KR1019980023234A KR100275612B1 (ko) | 1997-06-20 | 1998-06-20 | 정전 보호 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180601A JP2894328B2 (ja) | 1997-06-20 | 1997-06-20 | Ｅｓｄ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117117A JPH1117117A (ja) | 1999-01-22 |
| JP2894328B2 true JP2894328B2 (ja) | 1999-05-24 |
Family
ID=16086115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180601A Expired - Fee Related JP2894328B2 (ja) | 1997-06-20 | 1997-06-20 | Ｅｓｄ保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6043968A (ja) |
| JP (1) | JP2894328B2 (ja) |
| KR (1) | KR100275612B1 (ja) |
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|---|---|---|---|---|
| JP2001332696A (ja) * | 2000-05-24 | 2001-11-30 | Nec Corp | 基板電位検知回路及び基板電位発生回路 |
| KR100438669B1 (ko) * | 2001-12-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 정전기 특성이 향상된 반도체 장치 |
| KR100487947B1 (ko) * | 2002-11-22 | 2005-05-06 | 삼성전자주식회사 | 클럭 스퀘어 회로 |
| JP4458814B2 (ja) * | 2003-11-05 | 2010-04-28 | 三洋電機株式会社 | 静電破壊保護装置 |
| US7965482B2 (en) | 2007-10-10 | 2011-06-21 | Kabushiki Kaisha Toshiba | ESD protection circuit and semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659215B2 (ja) * | 1988-06-10 | 1997-09-30 | 日本電気アイシーマイコンシステム株式会社 | マスタスライス型半導体集積回路 |
| JPH0575433A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 入力バツフア回路 |
| JP2884946B2 (ja) * | 1992-09-30 | 1999-04-19 | 日本電気株式会社 | 半導体集積回路装置 |
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
| US5543734A (en) * | 1994-08-30 | 1996-08-06 | Intel Corporation | Voltage supply isolation buffer |
| US5576654A (en) * | 1995-05-16 | 1996-11-19 | Harris Corporation | BIMOS driver circuit and method |
-
1997
- 1997-06-20 JP JP9180601A patent/JP2894328B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-18 US US09/099,406 patent/US6043968A/en not_active Expired - Lifetime
- 1998-06-20 KR KR1019980023234A patent/KR100275612B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990007170A (ko) | 1999-01-25 |
| JPH1117117A (ja) | 1999-01-22 |
| KR100275612B1 (ko) | 2000-12-15 |
| US6043968A (en) | 2000-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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