KR100275612B1

KR100275612B1 - 정전 보호 회로

Info

Publication number: KR100275612B1
Application number: KR1019980023234A
Authority: KR
Inventors: 타다시 하루키
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-06-20
Filing date: 1998-06-20
Publication date: 2000-12-15
Also published as: US6043968A; KR19990007170A; JP2894328B2; JPH1117117A

Abstract

내부 회로의 드레인이 외부 GND 단자에 직접 접속되지 않도록 이 외부 GND 단자와 상기 내부 회로의 드레인사이에 인버터가 접속되어 있다. 결과적으로, 상기 내부 회로의 전송 게이트의 입력이 GND 레벨로 될 때에도, 우물을 통해 p 형 트랜지스터의 드레인으로부터 VDD측으로 전류가 흐르는 것이 방지될 수 있고, n형 트랜지스터의 드레인으로부터 외부 전원 전위 VDD 단자측으로 전자가 유입되는 것이 방지될 수 있다. 따라서, 정전기가 외부 전원 단자 또는 GND 단자에 인가될 때에도 ESD로부터 상기 내부 회로가 보호될 수 있다.

Description

정전 보호 회로

본 발명은 ESD 보호 회로에 관한 것으로, 특히 전원 또는 GND 레벨에 접속되어 있는 전송 게이트 회로의 보호 회로에 관한 것이다.

이 종류의 ESD(electrostatic damage) 보호 회로는 예컨대 일본 특개평 2-1954 호에 설명되어 있는 바와 같이 ESD로부터 내부 회로를 보호하는데 사용되고 있다.

도 1에는 종래 ESD 보호 회로에 대한 일실시예가 예시되어 있다. 도 1을 참조하면, 보호 디바이스인 p형 MOS 트랜지스터(11)의 드레인과 n형 MOS 트랜지스터(12)의 드레인이 외부 단자(10)와 내부 회로(8)를 접속하는 라인에 접속되어 있다. 다이오드를 각각 형성하기 위해서, 상기 p형 MOS 트랜지스터(11)의 소오스와 게이트가 모두 전원 전위 VDD(2)에 접속되어 있고, 상기 n 형 MOS 트랜지스터(12)의 소오스와 게이트는 접지 전위 GND(3)에 접속되어 있다. 상기 내부 회로(8)는 외부 회로(10)에 접속되어 있는 p 형 MOS 트랜지스터(821)와 n 형 MOS 트랜지스터(822)를 가지고 있는 내부 회로(82), 및 p형 MOS 트랜지스터(811)와 n 형 MOS 트랜지스터(812)를 가지고 있는 전송 게이트 회로(81)를 가지고 있다.

외부 접지 전위 GND 단자(1)가 p형 MOS 트랜지스터(4)와 n 형 MOS 트랜지스터(5)로 구성된 보호 회로를 가지고 있다. 이들 트랜지스터(4,5)의 드레인은 상기 외부 단자(1)와 상기 내부 회로(8)를 연결하는 라인에 접속되어 있다. 다이오드를 각각 형성하기 위해서, 상기 p형 MOS 트랜지스터(4)의 소오스와 게이트가 모두 전원 전위 VDD에 접속되어 있고, 상기 n 형 MOS 트랜지스터(5)의 소오스와 게이트는 접지 전위 GND에 접속되어 있다.

상기 p 형 MOS 트랜지스터(11)는 포지티브 고전압의 정전기가 상기 외부 단자(10)에 인가될 때에도 우물을 통해 상기 p 형 MOS 트랜지스터(11)의 드레인으로부터 상기 내부 회로(8)의 전원 VDD측으로 전류가 흐르는 것을 방지하기 위해서 상기 우물이 개방된 구조를 가지고 있다.

또한, 상기 전송 게이트 회로(81)에서 입력 신호를 수신하는 플립 플롭과 같은 회로를 디스에이블시키고자 할 때에는, 상기 전송 게이트 회로(81)의 입력이 마스터 슬라이스(13)에 의해 스위칭되며, 이에 따라 상기 입력이 상기 내부 회로(82)의 출력 신호로부터 분리되어, 상기 p형 MOS 트랜지스터(4)와 상기 p형 MOS 트랜지스터(5)로 구성된 보호 회로를 가지고 있는 외부 접지 전위 GND 단자(1)에 직접 접속된다.

하지만, 도 1에 도시된 종래 기술에 따라, 고전압의 정전기가 상기 내부 회로(82)의 상기 p 형 및 n 형 MOS 트랜지스터(821,822)의 드레인에 직접 인가되므로, 상기 내부 게이트의 전송 게이트(81)가 상기 마스터 슬라이스(13)에 의해 상기 외부 접지 전위 GND측으로 스위칭될 때 ESD가 생긴다는 문제가 있다.

본 발명의 목적은 정전기가 외부 전원 단자 또는 GND 단자에 인가될 때에도 ESD로부터 내부 회로를 보호할 수 있는 ESD 보호 회로를 제공하는데 있다.

도 1은 종래 ESD 보호 회로의 회로도.

도 2는 본 발명의 일실시예에 따른 ESD 보호 회로의 구성을 보인 회로도.

도 3은 본 발명의 다른 실시예에 따른 ESD 보호 회로의 구성을 보인 회로도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 외부 접지 전위 GND 단자 2 : 전원 전위 VDD

3 : 접지 전위 GND

4,61,71,811 : p 형 MOS 트랜지스터 5,62,72,812 : n 형 MOS 트랜지스터

6,7 : 인버터 81 : 전송 게이트

본 발명에 따른 ESD 보호 회로는 입력이 접지 전위 GND를 가져야 할 때 내부 회로의 전송 게이트의 입력이 외부 접지 전위 GND 단자에 직접 접속되지 않도록 구성되어 있다.

특히, 본 발명이 제1양태에 따른 ESD 보호 회로는, 외부 전원 단자 또는 외부 GND 단자와 내부 회로의 드레인사이에 접속되어 있는 하나 또는 복수의 인버터를 구비하고 있고, 이때 상기 드레인은 상기 인버터가 상기 내부 회로의 드레인이 상기 외부 전원 단자 또는 외부 GND 단자에 직접 접속되는 것을 방지할 수 있도록 전원 전위 또는 GND 전위로 되어야 하는 것을 특징으로 하고 있다.

본 발명의 제2양태에 따른 ESD 보호 회로는, 내부 회로의 드레인이 외부 GND 단자에 직접 접속되지 않도록, 상기 외부 GND 단자와 내부 게이트의 드레인사이의 라인에 2단 종속 형태로 삽입된 CMOS 인버터를 구비하고 있는 것을 특징으로 하고 있다.

본 발명의 제3양태에 따른 ESD 보호 회로는, 내부 게이트의 드레인이 외부 전원 단자에 직접 접속되지 않도록 상기 외부 전원 단자와 상기 내부 게이트의 드레인사이의 라인에 CMOS 인버터를 구비하고 있는 것을 특징으로 하고 있다.

본 발명에 따라, 고전압의 정전기가 내부 회로의 드레인에 직접 인가되지 않는 구성이 사용되므로, 정전기가 외부 전원 단자 또는 GND 단자에 인가될 때에도 상기 내부 회로가 보호될 수 있다.

이제, 첨부 도면을 참조하여, 본 발명의 바람직한 실시예에 대해 구체적으로 설명한다.

도 2는 본 발명의 일실시예의 구성을 보인 도면이다. 도 2에 도시된 바와 같이, 보호 소자인 p형 MOS 트랜지스터(4)의 드레인과 n형 MOS 트랜지스터(5)의 드레인이 외부 접지 전위 GND 단자(1)에 접속되어 있는 라인에 접속되어 있다. 상기 p형 MOS 트랜지스터(4)의 소오스와 게이트가 전원 전위 VDD(2)에 접속되어 있고, 상기 n형 MOS 트랜지스터(5)의 소오스와 게이트는 접지 전위 GND(3)에 접속되어 있으며, 이에 따라 상기 p형 트랜지스터(4)와 n형 MOS 트랜지스터(5)에 의해 다이오드가 형성된다. 포지티브 고전압의 정전기가 상기 외부 접지 전위 GND 단자(1)로부터 인가될 때에도, 전류가 상기 p형 MOS 트랜지스터(4)의 드레인으로부터 우물을 통해 내부 회로의 전원 VDD측으로 흐르지 않는 구성을 제공하기 위해서 상기 p형 MOS 트랜지스터(4)의 우물은 전기적으로 개방되어 있다.

또한, 인버터(6)를 형성하고 있는 p형 MOS 트랜지스터(61)의 게이트와 n형 MOS 트랜지스터(62)의 게이트가 상기 외부 접지 전원 GND 단자(1)에 접속된 라인에 접속되어 있고, 상기 인버터(6)의 출력은 인버터(7)를 형성하고 있는 p형 MOS 트랜지스터(71)와 n형 MOS 트랜지스터(72)의 게이트에 접속되어 있다. 상기 인버터(7)의 출력은 상기 접지 전위 GND의 레벨의 신호가 p형 MOS 트랜지스터(811)와 n형 MOS 트랜지스터(812)를 가지고 있는 내부 전송 게이트 회로(81)의 입력측에 공급되도록 내부 전송 게이트 회로(81)에 접속되어 있다.

이러한 구성을 가지고 있는 이 실시예의 ESD 보호 회로에서, 다이오드의 기능을 가지고 있는 상기 p형 MOS 트랜지스터(4)와 n형 MOS 트랜지스터(5)는 종래에서와 마찬가지로 ESD를 줄일 수 있다. 이 실시예에서는, 인버터(6,7)가 외부 접지 전위 GND 단자(1)와 입력이 접지 전위 GND에 있는 전송 게이트 회로(81)사이에 접속되어 있으므로, 상기 외부 접지 전위 GND 단자(1)에 인가된 포지티브 고전압의 정전기가 상기 p형 MOS 트랜지스터(811)의 드레인에 직접 인가되지 않게 된다. 이에 따라, 상기 내부 회로의 전원 VDD측으로 전류가 흐르는 것이 방지된다. 또한, 포지티브 고전압의 정전기가 외부 전원 전위 VDD 단자에 인가되더라도, 상기 n형 MOS 트랜지스터(812)의 드레인으로부터 상기 외부 전원 전위 VDD의 단자측으로 전자가 유입되는 것이 방지될 수 있다.

도 3은 본 발명의 제2실시예의 구성을 보인 도면이다. 도 3에 도시된 바와 같이, 보호 디바이스인 p 형 MOS 트랜지스터(4)의 드레인과 n형 MOS 트랜지스터(5)의 드레인이 외부 전원 전위 VDD 단자(9)에 접속된 라인에 접속되어 있다. 상기 p형 MOS 트랜지스터(4)의 소오스와 게이트는 전원 VDD(2)에 접속되어 있고, 상기 n형 MOS 트랜지스터(5)의 소오스와 게이트는 접지 전위 GND(3)에 접속되어 있으며, 이에 따라 이들 둘이 다이오드를 구성하게 된다. 상기 p형 트랜지스터(4)의 우물은, 포지티브 고전압의 정전기가 상기 외부 전원 전위 VDD 단자(9)로부터 인가될 때에도, 우물을 통해 상기 p형 MOS 트랜지스터(4)의 드레인으로부터 내부 회로의 전원 VDD측으로 전류가 흐르지 않는 구성을 제공하기 위해서 전기적으로 개방되어 있다. 상기 외부 전원 전위 VDD 단자(9)에 접속되어 있는 상기 라인은 인버터(6)를 형성하고 있는 p형 MOS 트랜지스터(1)의 게이트와 n형 MOS 트랜지스터(62)의 게이트에 접속되어 있다. 상기 인버터(6)의 출력은, 상기 접지 전위 GND의 레벨의 신호가 전송 게이트(811,812)의 입력측에 인가될 수 있도록, 내부 회로인 전송 게이트(81)에 접속되어 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 ESD 보호 회로는 내부 회로의 전송 게이트의 입력이 접지 전위 GND가 되어야 하는 경우에 외부 접지 전위 GND 단자에 직접 접속되는 것을 방지하기 위한 수단(도 2 및 도 3의 인버터(6,7))을 가지고 있다.

결과적으로, 상기 내부 회로의 전송 게이트의 입력은 상기 인버터의 출력 신호를 수신하고 고전압의 정전기를 직접 수신하지 않게 된다. 즉, 상기 내부 회로의 전송 게이트의 입력이 상기 GND 레벨로 될 때에도, 상기 우물을 통해 상기 p형 트랜지스터의 드레인으로부터 상기 VDD측으로 전류가 흐르는 것이 방지될 수 있고, 상기 n형 트랜지스터의 드레인으로부터 상기 외부 전원 전위 VDD 단자측으로 전하가 유입되는 것이 방지될 수 있다.

Claims

외부 전원 단자 또는 외부 GND 단자와 전원 전위 또는 GND 전위로 되어야 하는 내부 회로의 드레인사이에 접속되어 있는 하나 또는 복수의 인버터를 구비하고 있고, 상기 인버터가 상기 내부 회로의 드레인이 상기 외부 전원 단자 또는 상기 외부 GND 단자에 직접 접속되는 것을 방지해 주는 ESD 보호 회로.
외부 GND 단자와 내부 게이트의 드레인사이의 라인에 2단 종속 형태로 삽입되어 있는 CMOS 인버터를 구비하고 있고, 상기 내부 게이트의 드레인이 상기 외부 GND 단자에 직접 접속되지 않는 ESD 보호 회로.
외부 전원 단자와 내부 게이트의 드레인사이의 라인에 삽입되어 있는 CMOS 인버터를 구비하고 있고, 상기 내부 게이트의 드레인이 상기 외부 전원 단자에 직접 접속되지 않는 ESD 보호 회로.