KR200151442Y1 - 집적 회로용 정전기 보호회로 - Google Patents

집적 회로용 정전기 보호회로 Download PDF

Info

Publication number
KR200151442Y1
KR200151442Y1 KR2019960060430U KR19960060430U KR200151442Y1 KR 200151442 Y1 KR200151442 Y1 KR 200151442Y1 KR 2019960060430 U KR2019960060430 U KR 2019960060430U KR 19960060430 U KR19960060430 U KR 19960060430U KR 200151442 Y1 KR200151442 Y1 KR 200151442Y1
Authority
KR
South Korea
Prior art keywords
integrated circuit
circuit
gate
drain
protection circuit
Prior art date
Application number
KR2019960060430U
Other languages
English (en)
Other versions
KR19980047274U (ko
Inventor
황용우
윤여조
Original Assignee
전주범
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전주범, 대우전자주식회사 filed Critical 전주범
Priority to KR2019960060430U priority Critical patent/KR200151442Y1/ko
Publication of KR19980047274U publication Critical patent/KR19980047274U/ko
Application granted granted Critical
Publication of KR200151442Y1 publication Critical patent/KR200151442Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

정전기 보호용 회로의 트랜지스터가 접지를 통해 유입되는 과전류에 의해 모스 트랜지스터의 게이트와 드레인이 파괴되는 것을 방지하는 집적 회로용 정전기 보호 회로가 개시되어 있다. 상기 집적 회로용 정전기 보호 회로는 외부의 전원(VDD)에 그 게이트 및 소오스가 접속되고 그 드레인이 집적 회로의 배선에 접속된 PMOS 트랜지스터, 그 드레인이 집적 회로의 배선에 접속되며 그 소오스가 접지된 NMOS 트랜지스터, 및 상기 NMOS 트랜지스터의 게이트 및 상기 외부의 전원(VDD) 사이에 접속된 인버터로 구성된다. 접지를 통해 과전류가 유입되어도 트랜지스터는 파괴되지 않는다.

Description

집적 회로용 정전기 보호 회로
본 고안은 집적 회로의 패드를 통해 입력되는 고압의 정전기에 의해 집적 회로가 파괴되는 것을 방지하는 집적 회로용 정전기 보호 회로에 관한 것이다. 보다 상세하게는, 정전기 보호용 회로의 트랜지스터가 접지를 통해 유입되는 과전류에 의해 모스 트랜지스터의 게이트와 드레인이 파괴되는 것을 방지하는 집적 회로용 정전기 보호 회로에 관한 것이다.
도 1은 집적 회로에서의 정전기 보호 회로를 나타낸 도면이다.
도 1에서, 집적 회로용 정전기 보호 회로(100)는 집적 회로의 내부 로직 회로(200)와 입/출력 패드(300) 사이에 형성된다. 상기 정전기 보호용 회로(100)는 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)로 구성된다.
상기 PMOS 트랜지스터(Q1)의 게이트와 소오스는 외부의 전원(VDD)에 접속되고, 그 드레인은 상기 패드(300) 및 상기 집적 회로의 내부 로직 회로(200)를 접속시키는 배선(400)에 접속된다. 상기 NMOS 트랜지스터(Q2)의 게이트와 소오스는 접지에 접속되며, 그 드레인은 상기 배선(400)에 접속된다.
상기 구성에 있어서, 정전기는 외부로부터 상기 패드(300)를 통해 배선(400)으로 입력된다. 상기 패드(300)를 통해 입력되는 정전기는 상기 정전기 보호 회로(100)의 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)를 통해 외부의 전원(VDD) 및 접지로 출력되어 접적 회로의 MOS 트랜지스터의 게이트 전극과 드레인 영역이 정전기에 의해 파괴되는 것을 방지한다.
그런데, 상기 구성으로 된 정전기 보호 회로에 있어서는 접지를 통해 과전류가 상기 NMOS 트랜지스터(Q2)의 게이트로 유입되는 경우, NMOS 트랜지스터(Q2)의 게이트와 드레인이 파괴되는 문제가 있다.
이에, 본 고안은 상기한 점을 감안하여 안출된 것으로서, 본 고안의 목적은 접지를 통해 과전류가 유입되어도 정전기 보호를 위한 트랜지스터가 파괴되지 않는 집적 회로용 정전기 보호 회로를 제공하는 것이다.
도 1은 종래의 집적 회로용 정전기 보호 회로를 나타낸 도면이다.
도 2는 본 고안에 따른 집적 회로용 정전기 보호 회로를 나타낸 회로도이다.
〈도면의 주요부분에 대한 부호의 설명〉
Q1: PMOS 트랜지스터 Q2: NMOS 트랜지스터
100, 500: 정전기 보호 회로 200: 내부 로직
300: 패드 400: 배선
상기 목적을 실현하기 위한 본 발명에 따른 집적 회로용 정전기 보호 회로는 외부의 전원(VDD)에 그 게이트 및 소오스가 접속되고 그 드레인이 집적 회로의 배선에 접속된 PMOS 트랜지스터; 그 드레인이 집적 회로의 배선에 접속되며, 그 소오스가 접지된 NMOS 트랜지스터; 및 상기 NMOS 트랜지스터의 게이트 및 상기 외부의 전원(VDD) 사이에 접속된 인버터로 구성된다.
상기 본 고안에 따른 집적 회로용 정전기 보호 회로에 의하면, 접지를 통해 과전류가 유입되어도 정전기 보호를 위한 트랜지스터가 파괴되지 않게 된다.
이하, 도면을 참조한 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 집적 회로용 정전기 보호 회로를 나타낸 회로도이다. 도 2에서 도 1과 동일한 부분에는 동일한 도면 부호를 사용하여 설명한다.
도 2를 참조하면, 본 발명에 따른 집적 회로용 정전기 보호 회로(500)는 집적 회로의 내부 로직 회로(200)와 입/출력 패드(300) 사이에 형성된다. 상기 정전기 보호용 회로(100)는 PMOS 트랜지스터(Q1), NMOS 트랜지스터(Q2), 저항(R), 및 인버터(IV)로 구성된다.
상기 PMOS 트랜지스터(Q1)의 게이트와 소오스는 외부의 전원(VDD)에 접속되고, 그 드레인은 상기 패드(300) 및 상기 집적 회로의 내부 로직 회로(200)를 접속시키는 배선(400)에 접속된다. 상기 NMOS 트랜지스터(Q2)의 게이트와 소오스는 접지에 접속되며, 그 드레인은 상기 배선(400)에 접속된다.
상기 PMOS 트랜지스터(Q1)는 외부의 전원(VDD)에 그 게이트 및 소오스가 접속되고 그 드레인이 집적 회로의 배선에 접속된다.
상기 NMOS 트랜지스터(Q2)는 그 드레인이 집적 회로의 배선에 접속되며, 그 소오스가 접지된다.
상기 인버터(IV)는 그 출력단이 상기 NMOS 트랜지스터(Q2)의 게이트에 접속되며, 그 입력단은 상기 저항(R)의 일단과 접속된다.
상기 저항(R)은 상기 외부의 전원(VDD)에 그 일단이 접속되고, 그 타단은 상술한 바와 같이 상기 인버터(IV)에 접속된다.
상기 구성에 의하면, 상기 PNP 및 NMOS 트랜지스터(Q1 및 Q2)는 각각 외부의 전원(VDD) 및 상기 인버터(IV)의 출력단에 그 게이트가 접속되어 턴 오프 상태에 있다. 그러나, 상기 패드(300)를 통해 고압의 정전기가 입력되는 경우 상기 NMOS 및 PNP 트랜지스터(Q1 및 Q2)는 브레이크 다운되어 상기 패드(300)를 통해 입력되는 정전기를 접지로 흐르게 하여 집적 회로의 배선(400) 및 패드(300)의 결합 및 그 내부 로직(200)이 파괴되는 것을 방지한다.
그리고, 상기 NMOS 트랜지스터(Q2)의 게이트가 상기 인버터(IV)에 접속되어 있으므로, 상기 접지를 통해 외부로부터의 고전류가 상기 NMOS 트랜지스터(Q2)에 유입되어 상기 NMOS 트랜지스터(Q2)의 게이트 전극과 드레인 전극이 파괴되는 것을 방지할 수 있다. 따라서, 집적회로의 접지에 의한 노이즈 특성 및 정전기특성이 향상된다.
이상 설명한 바와 같이, 본 고안에 의하면 접지를 통해 과전류가 유입되어도 정전기 보호를 위한 트랜지스터가 파괴되는 것을 방지하는 집적 회로용 정전기 보호 회로를 제공한다.
본 고안을 상기 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

Claims (2)

  1. 외부의 전원(VDD)에 그 게이트 및 소오스가 접속되고 그 드레인이 집적 회로의 배선에 접속된 PMOS 트랜지스터;
    그 드레인이 집적 회로의 배선에 접속되며, 그 소오스가 접지된 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 게이트 및 상기 외부의 전원(VDD) 사이에 접속된 인버터로 구성되는 것을 특징으로 하는 집적 회로용 정전기 보호 회로.
  2. 제1항에 있어서, 상기 인버터는 상기 외부의 전원(VDD)에 저항을 통해 접속되는 것을 특징으로 하는 집적 회로용 정전기 보호 회로.
KR2019960060430U 1996-12-28 1996-12-28 집적 회로용 정전기 보호회로 KR200151442Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019960060430U KR200151442Y1 (ko) 1996-12-28 1996-12-28 집적 회로용 정전기 보호회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019960060430U KR200151442Y1 (ko) 1996-12-28 1996-12-28 집적 회로용 정전기 보호회로

Publications (2)

Publication Number Publication Date
KR19980047274U KR19980047274U (ko) 1998-09-25
KR200151442Y1 true KR200151442Y1 (ko) 1999-07-15

Family

ID=19485064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019960060430U KR200151442Y1 (ko) 1996-12-28 1996-12-28 집적 회로용 정전기 보호회로

Country Status (1)

Country Link
KR (1) KR200151442Y1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323454B1 (ko) * 1999-12-31 2002-02-06 박종섭 이에스디(ｅｓｄ) 보호회로

Also Published As

Publication number Publication date
KR19980047274U (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
JPH09134997A (ja) 半導体素子における静電放電保護装置
KR100206870B1 (ko) 정전 방전 및 래치 업 방지회로
KR980006142A (ko) 레이저 퓨즈 옵션회로(laser fuse option circuit)
US5495185A (en) CMOS level conversion circuit with input protection
KR970030783A (ko) 반도체 집적 회로를 보호하기 위한 정전 보호 디바이스
KR100364876B1 (ko) 보호회로
JPH07106455A (ja) 半導体集積回路装置の静電破壊保護回路
US5335134A (en) Circuit configuration for protecting terminals of integrated circuits
KR200151442Y1 (ko) 집적 회로용 정전기 보호회로
JP2806532B2 (ja) 半導体集積回路装置
US6101077A (en) Electrostatic protection circuit of a semiconductor device
KR19990014678A (ko) 출력회로
JP2894328B2 (ja) Ｅｓｄ保護回路
KR100423846B1 (ko) 반도체 장치의 정전기 보호 회로
JPH0379120A (ja) 入力保護回路
JP3455001B2 (ja) 半導体装置
KR200190471Y1 (ko) 칩 버스의 정점 방지회로
JPH07176997A (ja) シュミットトリガ回路
JPH07147381A (ja) 静電破壊保護回路
JP3440972B2 (ja) サージ保護回路
JPS61119073A (ja) 集積回路
KR960001423Y1 (ko) 이에스디 개선회로
KR100191783B1 (ko) 인터페이스용 스위치회로
KR100240274B1 (ko) 반도체 메모리소자의 입력보호회로
KR920008046B1 (ko) 반도체 장치의 입/출력 임피던스 래치 업(Latch up) 개선회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
LAPS Lapse due to unpaid annual fee