KR100364876B1 - 보호회로 - Google Patents
보호회로 Download PDFInfo
- Publication number
- KR100364876B1 KR100364876B1 KR1019970013413A KR19970013413A KR100364876B1 KR 100364876 B1 KR100364876 B1 KR 100364876B1 KR 1019970013413 A KR1019970013413 A KR 1019970013413A KR 19970013413 A KR19970013413 A KR 19970013413A KR 100364876 B1 KR100364876 B1 KR 100364876B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrically connected
- nmos transistor
- node
- terminal
- input terminal
- Prior art date
Links
- 230000005669 field effect Effects 0.000 claims description 18
- 230000005611 electricity Effects 0.000 abstract description 16
- 230000003068 static effect Effects 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Elimination Of Static Electricity (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
제 1 NMOS 트랜지스터 (5) 는 전원단자와 입력단자 (3) 사이에 설치된다. 제 2 NMOS 트랜지스터 (6) 는 접지단자 (2) 와 입력단자 (3) 사이에 설치된다. 제 1 NMOS 트랜지스터 (5) 는 노드 (8) 에 전기적으로 접속되고 저항 (9) 은 노드 (8) 와 다른 접지단자 (2) 에 전기적으로 접속된다. 제 2 트랜지스터 (6) 의 게이트는 접지단자 (2) 에 전기적으로 접속된다. 음의 펄스형 정전기가 상기된 바와 같이 구성된 회로에 인가되면, 제 1 NMOS 트랜지스터 (5) 의 게이트에 인가되는 전위가 저항 (9) 에 발생된 전압 강하에 의해 낮게 억제된다. 따라서, 제 1 NMOS 트랜지스터 (5) 의 소스와 드레인 사이에 흐르는 전류가 낮게 제어될 수 있고 충돌 전리에 의해 발생되는 기판 전류가 흐르지 못하도록 방지될 수 있다. 그러므로 반도체 집적 회로 장치의 더욱 안정된 동작을 얻을 수 있다.
Description
본 발명은 반도체 집적 회로 장치, 상세하게는 집적 회로 장치의 입력단자 또는 출력단자에 인가된 정전기 등의 노이즈로부터 내부 회로를 보호하는 보호 회로에 관한 것이다. 정전기 등의 노이즈 입력으로부터 내부회로를 보호하는 종래의 보호회로에서, 보호 N 채널 MOS 트랜지스터 (이하 간단히 "NMOS 트랜지스터"라함) 의 소스는 입력단자에 전기적으로 접속되며, 상기 NMOS 트랜지스터의 드레인은 전원단자에 전기적으로 접속되고 상기 NMOS 트랜지스터의 게이트는 접지 단자에 전기적으로 접속된다. 종래의 보호 회로는 NMOS 트랜지스터내의 항복 현상을 이용하여, 노이즈로부터 내부 회로를 보호한다.
정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 외부 패드를 통해 입력단자로 인가되면, NMOS 트랜지스터가 항복한다. 따라서, 입력단자에 전기적으로 접속된 소스로부터 전원단자에 전기적으로 접속된 드레인으로 전류가 흐른다. 다시 말하자면, 노이즈가 입력단자로부터 전원단자로 방전되므로, 내부회로가 노이즈로부터 보호된다.
다른 한편, 정전기 등에 의한 음의 전압 노이즈 (예를 들어, - 1000 V) 가 입력단자에 인가되면, NMOS 트랜지스터가 턴온된다. 그 결과, 전류가 발생되고 NMOS 트랜지스터의 전원단자에 전기적으로 접속된 드레인으로부터 입력단자에 전기적으로 접속된 소스로 전류가 흐른다. 그러므로, 노이즈가 실질적으로 입력단자로부터 전원단자로 방전되므로, 내부회로가 노이즈로부터 보호된다.
종래의 보호회로에서는 NMOS 트랜지스터의 임계치를 초과하는 음의 전압이 입력단자에 인가되면, 대응하는 집적 회로 장치의 전원단자로부터 입력단자로 전류가 흐른다. 이 때, NMOS 트랜지스터의 드레인 부근에 고전계가 발생된다. 고전계에 의해 발생된 핫 일렉트론들이 충돌 전리를 초래하고, 그것에 의해 기판 전류가 드레인과 기판 사이에 흐른다. 결과적으로, 집적 회로 장치의 기판에 인가되는 전위가 증가한다. 이것이 집적 회로 장치의 안정된 동작을 방해한다. 그러므로, 이러한 점을 개선하는 것이 요망된다.
도 1 은 본 발명의 제 1 실시예를 나타낸 회로도.
도 2 는 본 발명의 제 2 실시예를 나타낸 회로도.
도 3 은 본 발명의 제 4 실시예를 나타낸 회로도.
도 4 는 본 발명의 제 5 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 전원단자2 : 접지단자
3 : 입력단자4 : 내부회로
7 : 다이오드8 : 게이트
9 : 저항5, 6, 21, 31 : NMOS 트랜지스터
본 발명은 집적 회로 장치를 더욱 안정되게 동작할 수 있게 하는 보호 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 태양에 따라, 한 전형적인 실시예로써,
일 전극이 제 1 전위를 갖는 제 1 전원단자에 전기적으로 접속되며, 다른 전극이 패드에 전기적으로 접속되고 게이트가 제 1 노드에 전기적으로 접속된 제 1 전계 효과 트랜지스터,
설정치보다 낮은 음의 전위가 패드에 인가될 때 제 1 노드로부터 패드까지 연장하는 전류 경로를 형성하며 제 1 노드와 패드 사이에 전기적으로 접속된 소자, 및
제 2 전위를 갖는 제 2 전원단자와 제 1 노드 사이에 설치 저항 수단을 구비하는 보호회로가 제공된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
도 1 은 본 발명의 제 1 실시예를 나타낸 회로도이다. 도 1 에 나타낸 것과 같이, NMOS 트랜지스터 (5) 의 소스가 입력단자 (3) 에 전기적으로 접속되며, 반면에 상기 NMOS 트랜지스터의 드레인은 전원단자 (1) 에 전기적으로 접속된다.전원단자 (1) 에는 5 V 의 전원 전위가 공급된다. NMOS 트랜지스터 (6) 의 소스가 접지단자 (2) 에 전기적으로 접속되며, 반면에 상기 NMOS 트랜지스터의 드레인은 입력단자 (3) 에 전기적으로 접속된다. 접지단자 (2) 에는 0 V 의 전위가 공급된다. 또한, 입력단자 (3) 는 도시되지 않은 외부 패드에 전기적으로 접속된다. 이들 NMOS 트랜지스터들 (5 및 6) 은 정전기 등의 노이즈로부터 내부회로 (4)를 보호하는 보호 NMOS 트랜지스터로써 작용한다. NMOS 트랜지스터 (5) 의 게이트는 노드 (8) 에 전기적으로 접속된다. 다이오드 (7) 는 노드 (8) 와 입력단자 (3) 사이에 설치된다. 또한, 저항 (9) 은 노드 (8) 와 접지단자 (2) 사이에 설치된다.
통상적인 동작 동안, 하이 레벨 신호 (예를 들어, 5 V) 가 본 발명의 회로의 입력단자 (3) 로 입력되면, NMOS 트랜지스터들 (5 및 6) 은 항복하지 않는다. 따라서, 하이 레벨 신호가 통상적인 동작과 마찬가지로 내부 회로 (4) 로 전달된다. 다른 한편, 로우 레벨 신호 (예를 들어, 0 V) 가 입력단자 (3) 로 입력되면, NMOS 트랜지스터들 (5 및 6) 은 턴온되지 않는다. 따라서, 로우 레벨 신호도 또한 통상적인 동작과 마찬가지로 내부 회로 (4) 로 전달된다.
따라서, 만일 입력단자 (3) 에 인가되는 신호가 내부 회로 (4)를 동작시키는 약 0 내지 5 V 라면, NMOS 트랜지스터들 (5 및 6) 은 통상적인 동작에 아무런 기여도 하지 않는다.
정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 입력단자 (3) 에 인가되면, 본 발명의 회로는 보호 동작을 수행한다. 다시 말하자면,NMOS 트랜지스터들 (5 및 6) 에 전기적인 항복 현상을 일으키는 전압 이상의 전압이 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5 및 6) 이 항복하여 전류가 상기 트랜지스터의 소스에서 상기 트랜지스터의 드레인으로 흐른다. 그러므로, 입력단자 (3) 로부터 전원단자 (1) 로 및 입력단자 (3) 로부터 접지단자 (2) 로 각각 전류가 흐른다. 상기 전류에 의해 양의 전압 노이즈가 전원단자 (1) 와 접지단자 (2) 내부로 방전되므로 내부 회로 (4) 가 양의 전압 노이즈로부터 보호된다.
다음으로, 음의 전압 노이즈 (예를 들어, - 1000 V) 가 본 발명의 회로의 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5 및 6) 은 턴온된다. 이때, NMOS 트랜지스터 (5)를 통해 전원단자 (1) 로부터 입력단자 (3) 로, NMOS 트랜지스터 (6)를 통해 접지단자 (2) 로부터 입력단자 (3) 로, 저항 (9) 과 다이오드 (7)를 통해 접지단자 (2) 로부터 입력단자 (3) 로 전류가 흐른다.
전원단자 (1) 와 접지단자 (2) 각각으로부터 입력단자 (3) 로 전류가 흐르므로, 노이즈가 실질적으로 전원단자 (1) 와 접지단자 (2) 내부로 방전된다. 결과적으로, 내부 회로 (4) 가 노이즈로부터 보호된다.
이 때, 접지단자 (2) 로부터 노드 (8) 로 흐르는 전류가 저항 (9) 에 의해 더욱 감소되거나 또는 낮게 억제된다. NMOS 트랜지스터 (5) 의 게이트에 인가된 전위가 노드 (8) 에서의 전위와 동일하므로, NMOS 트랜지스터의 게이트에 인가된 전위는 저항 (9) 에 의해 발생된 전압 강하 때문에 낮아진다. NMOS 트랜지스터 (5) 의 소스와 드레인 사이에 흐르는 전류도 또한 게이트 전위가 더욱 감소하므로 낮게 억제된다. 따라서, 저항 (9) 의 저항치를 적절하게 선택함으로써 NMOS 트랜지스터 (5) 의 게이트 전위를 더욱 감소시키고 충돌 전리에 의해 NMOS 트랜지스터 (5) 로부터 발생하는 기판 전류를 감소시킬 수 있다. 따라서, 집적회로 장치의 안정된 동작을 얻을 수 있다.
도 2 는 본 발명의 제 2 실시예에 따른 반도체 집적 회로 장치를 나타낸 회로도이다. 제 1 실시예에서 사용된 것과 공통인 부분에는 동일한 부호가 부여된다.
본 실시예는 제 3 NMOS 트랜지스터 (21) 가 제 1 노드 (8) 와 입력단자 (3) 사이에 설치되고 제 3 NMOS 트랜지스터 (21) 의 게이트가 제 1 노드 (8) 에 전기적으로 접속된 것을 특징으로 한다.
본 발명의 회로의 통상적인 동작과 정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 입력단자 (3) 에 인가되는 것은 제 1 실시예와 유사하다.
다음으로, 정전기 등에 의한 음의 전압 노이즈 (예를 들어, - 1000 V) 가 본 발명의 회로의 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5 및 6) 및 제 3 NMOS 트랜지스터 (21) 가 턴온된다. 이때, NMOS 트랜지스터 (5)를 통해 전원단자 (1) 로부터 입력단자 (3) 로 전류가 흐른다. 게다가, NMOS 트랜지스터 (6)를 통해 접지단자 (2) 로부터 입력단자 (3) 로도 전류가 흐른다. 또한, 저항 (9) 과 제 3 NMOS 트랜지스터 (21)를 통해서도 다른 접지단자 (2) 로부터 입력단자 (3) 로 전류가 흐른다.
전원단자 (1) 와 접지단자 (2) 각각으로부터 입력단자 (3) 로 전류가 흐르기때문에, 음의 전압 노이즈는 실질적으로 전원단자 (1) 와 접지단자 (2) 내부로 방전된다. 따라서, 내부 회로 (4) 가 음의 전압 노이즈로부터 보호된다.
상기 동작시 NMOS 트랜지스터 (5) 의 게이트에 인가된 전위를 낮게 억제하는 기능은 제 1 실시예에서와 유사하다.
다이오드와 NMOS 트랜지스터는 보통 다른 공정으로 제작되어 IC를 제조해야 한다. 그러나, 상술된 방법으로 다이오드를 NMOS 트랜지스터 (21) 로 대체하면 제조 공정에서 다이오드를 제작하는 공정 단계를 제거할 수 있다. 다시 말하자면, 세 개의 NMOS 트랜지스터들이 동일한 공적으로 제작될 수 있다. 결과적으로, 제조 공정이 단순해지며 따라서 본 발명에 따른 보호 회로가 적은 비용으로 제조될 수 있다.
본 발명의 제 3 실시예로써, 제 2 실시예에서 사용된 NMOS 트랜지스터 (21) 의 임계치가 NMOS 트랜지스터 (5) 의 임계치보다 낮은 임계치로 설정된다.
본 발명의 회로의 통상적인 동작과 정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 입력단자 (3) 에 인가되는 것은 제 1 실시예에서와 유사하다.
다음으로, 정전기 등에 의한 음의 전압 노이즈 (예를 들어, - 1000 V) 가 본 발명의 회로에서 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5, 6 및 21) 이 턴온된다. 이때, NMOS 트랜지스터 (5)를 통해 전원단자 (1) 로부터 입력단자 (3) 로 전류가 흐른다. 또한, NMOS 트랜지스터 (6)를 통해 접지단자 (2) 로부터 입력단자 (3) 로도 전류가 흐른다. 또한, 저항 (9) 과 NMOS 트랜지스터 (21)를통해서도 다른 접지단자 (2) 로부터 입력단자 (3) 로 전류가 흐른다.
전원단자 (1) 와 접지단자 (2) 각각으로부터 입력단자 (3) 로 전류가 흐르기 때문에, 음의 전압 노이즈는 실질적으로 전원단자 (1) 와 접지단자 (2) 내부로 방전된다. 결과적으로, 내부 회로 (4) 가 정전기 등의 노이즈로부터 보호된다.
만일 노드 (8) 와 입력단자 (3) 사이의 전위차가 NMOS 트랜지스터 (21) 의 임계치와 동일하게 되면, NMOS 트랜지스터 (21) 는 온 상태로 된다. 따라서, 노드 (8) 에서의 전위, 즉, NMOS 트랜지스터 (5) 의 게이트 전극에 인가된 전위가 NMOS 트랜지스터 (21) 의 임계치에 가까운 값에 도달한다. 결과적으로, NMOS 트랜지스터 (5) 의 게이트 전극에 인가된 전위가 NMOS 트랜지스터 (21) 의 임계치에 가까운 전위로 고정된다. 그러므로, NMOS 트랜지스터 (5) 의 게이트 전위가 제 2 실시예에서 사용된 NMOS 트랜지스터 (5) 의 게이트 전위보다 낮은 전위로 억제될 수 있다. 다시 말하자면, NMOS 트랜지스터 (5) 의 소스와 드레인 사이에 흐르는 전류가 제 2 실시예와 비교하여 더욱 감소되거나 또는 낮게 억제된다. 따라서, 충돌 전리에 의해 NMOS 트랜지스터 (5) 로부터 발생된 기판 전류가 더욱 억제될 수 있으므로, 더욱 우수한 보호 회로가 제조될 수 있다.
도 3 은 본 발명의 제 4 실시예를 나타낸 회로도이다. 제 1 실시예와 제 2 실시예에 사용된 것과 공통인 부분들에 동일한 부호가 부여된다. 본 실시예는 제 1 실시예에 사용된 저항 (9) 이 제 4 NMOS 트랜지스터 (31) 로 대체되는 것을 특징으로 한다. 제 4 NMOS 트랜지스터 (31) 의 게이트 전극은 전원단자 (1) 에 전기적으로 접속된다. 따라서, NMOS 트랜지스터 (31) 는 항상 온 상태로 유지된다. NMOS 트랜지스터 (31) 의 온 저항이 저항 수단으로써 사용된다.
본 발명의 회로의 통상적인 동작과 정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 입력단자 (3) 에 인가되는 것은 제 1 실시예와 유사하다.
다음으로, 정전기 등에 의한 음의 전압 노이즈 (예를 들어, - 1000 V) 가 본 회로의 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5, 6 및 21) 은 각각 온 상태로 된다. 이때, NMOS 트랜지스터 (6)를 통해 접지단자 (2) 로부터 입력단자 (3) 로 흐르는 전류가 발생된다. 게다가, NMOS 트랜지스터 (31) 와 NMOS 트랜지스터 (21)를 통해 다른 접지단자 (2) 로부터 입력단자 (3) 로도 전류가 흐른다. 또한, NMOS 트랜지스터 (5)를 통해서도 전원단자 (1) 로부터 입력단자 (3) 로 전류가 흐른다.
전원단자 (1) 와 접지단자 (2) 각각으로부터 입력단자 (3) 로 전류가 흐르기 때문에, 음의 전압 노이즈는 실질적으로 전원단자 (1) 와 접지단자 (2) 내부로 방전된다. 결과적으로, 내부 회로 (4) 가 음의 전압 노이즈로부터 보호된다.
전계효과 NMOS 트랜지스터는 보통 온 상태일 때 약 수 킬로옴의 저항치를 가지므로, NMOS 트랜지스터 (31) 가 저항 저항수단으로써 작용하며 따라서 접지단자 (2) 로부터 노드 (8) 로 흐르는 전류가 NMOS 트랜지스터 (31) 에 의해 낮게 억제된다. 게다가, NMOS 트랜지스터 (5) 의 게이트 단자에 인가된 전위가 NMOS 트랜지스터 (31)에서 발생된 전압 강하에 의해 감소되므로, NMOS 트랜지스터 (5) 의 소스와 드레인 사이에 흐르는 전류도 또한 낮게 억제된다.
저항 소자는 NMOS 트랜지스터와 다른 공정으로 제작되므로, 저항 소자를 NMOS 트랜지스터로 대체하면 집적회로 장치를 제조할 때 저항 소자 제작 공정을 삭제할 수 있다. 결과적으로, 제조 공정이 간단해지고 낮은 비용으로 집적 회로 장치를 제조 할 수 있는 장점이 있다.
폴리 실리콘 배선 등을 사용하여 수 킬로옴의 저항 소자를 제작하는 데는 수 mm 의 배선이 필요하다. 그러나, NMOS 트랜지스터가 온 저항으로써 작용하여 통상 수 킬로옴의 저항치를 가지므로, 더욱 좁은 면적에 훨씬 큰 저항치를 얻을 수 있다. 그러므로, 저항 소자의 면적이 감소되는 장점도 또한 얻을 수 있다.
도 4 는 본 발명의 제 5 실시예를 나타낸 회로도이다. 제 1 실시예와 제 2 실시예에 사용된 것과 공통인 부분들에는 동일한 부호가 부여된다. 본 실시예는 NMOS 트랜지스터 (6) 의 게이트가 노드 (8) 에 전기적으로 접속되는 것을 특징으로 한다.
본 발명의 회로의 통상적인 동작과 정전기 등에 의한 양의 펄스형 전압 노이즈 (예를 들어, 1000 V) 가 입력단자 (3) 에 인가되는 것은 제 1 실시예에서와 유사하다.
다음으로, 정전기 등에 의한 전압 노이즈 (예를 들어, - 1000 V) 가 본 회로의 입력단자 (3) 에 인가되면, NMOS 트랜지스터들 (5 및 6) 각각이 턴온된다. 이때, NMOS 트랜지스터 (5)를 통해 전원단자 (1) 로부터 입력단자 (3) 로 전류가 흐른다. 게다가, NMOS 트랜지스터 (6)를 통해 접지단자 (2) 로부터 입력단자 (3) 로도 전류가 흐른다. 또한, 저항 (9) 과 NMOS 트랜지스터 (21)를 통해서도다른 접지단자 (2) 로부터 입력단자 (3) 로 전류가 흐른다.
전원단자 (1) 와 접지단자 (2) 로부터 노드 (8) 로 흐르는 전류는 저항 (9) 에 의해 낮게 억제된다. NMOS 트랜지스터들 (5 및 6) 의 게이트에 인가된 전위가 노드 (8) 에서의 전위와 동일하므로, NMOS 트랜지스터들 (5 및 6) 의 게이트 전위가 저항 (9)에서 발생된 전압 강하에 의해 낮게 억제된다. 결과적으로, NMOS 트랜지스터들 (5 및 6) 각각의 소스와 드레인 사이에 흐르는 전류도 또한 낮게 억제된다.
NMOS 트랜지스터 (5) 로부터 발생된 기파 전류의 흐름 뿐만 아니라 접지단자 (2) 와 입력단자 (3) 사이에 전기적으로 접속된 NMOS 트랜지스터 (6) 로부터 발생된 기판 전류의 흐름도 그러한 접속으로써 억제할 수 있다. 접지측과 소스측 상의 양쪽 보호 NMOS 트랜지스터로부터 발생되는 기판 전류의 흐름을 억제하는 효과를 얻을 수 있으므로, 집적 회로 장치의 안정된 동작을 얻을 수 있다.
비록 본 발명이 본 실시예에서 입력단자에 대한 보호 회로로써 설명될 지라도, 본 발명은 입력단자의 사용만으로 한정되지는 않는다. 본 발명은 또한 출력단자에 대한 보호회로로써도 사용될 수 있다.
이상 상술된 바와 같이, 본 발명의 반도체 집적 회로 장치의 대표적인 실시예에 따라, 제 1 노드로부터 패드까지 연장하는 전류 경로를 형성하는 소자가 제 1 노드와 패드 사이에 설치되고, 저항 수단이 제 1 노드와 제 2 전원 사이에 설치된다. 이들 소자들의 설치에 의해, 보호 NMOS 트랜지스터의 게이트로의 전압 인가와 보호 NMOS 트랜지스터 내부로의 전류 흐름을 억제할 수 있다. 다시 말하자면, NMOS 트랜지스터에서 발생된 기판 전류의 흐름을 억제할 수 있기 때문에, 내부 회로에 대한 보호 기능이 종래 기술과 동일한 방법으로 유지되면서 더욱 안정된 동작을 얻을 수 있는 반도체 집적 회로 장치가 제조된다.
본 발명이 예시된 실시예를 참조하여 설명되었을 지라도, 이러한 설명을 제한된 의미로 해석해서는 안된다. 본 발명의 다른 실시예와 마찬가지로 예시된 실시예의 다양한 변형이 이 설명에 참조된 기술에 익숙한 사람들에게는 용이할 것이다. 그러므로, 첨부된 청구항들이 본 발명의 분야에 속하는 임의 변형 또는 실시예를 포함하기를 기대한다.
Claims (14)
- 제 1 전위를 갖는 제 1 전원단자에 전기적으로 접속된 일 전극, 패드에 전기적으로 접속된 다른 전극, 및 제 1 노드에 전기적으로 접속된 게이트를 갖는 제 1 전계효과 트랜지스터;상기 제 1 노드로부터 상기 패드까지 연장하는 전류 경로를 형성하며 상기 제 1 노드와 상기 패드 사이에 전기적으로 접속된 소자;상기 패드에 전기적으로 접속된 일 전극, 제 2 전위를 갖는 제 2 전원단자에 전기적으로 접속된 다른 전극, 및 상기 제 1 노드에 전기적으로 접속된 게이트를 갖는 제 2 전계효과 트랜지스터; 및상기 제 2 전원단자와 상기 제 1 노드 사이에 설치된 저항 수단을 구비하는 것을 특징으로 하는 보호 회로.
- 제 1 항에 있어서, 상기 소자가 다이오드인 것을 특징으로 하는 보호 회로.
- 제 1 항에 있어서, 상기 소자가 제 3 전계효과 트랜지스터인 것을 특징으로 하는 보호 회로.
- 제 3 항에 있어서, 상기 제 3 전계효과 트랜지스터의 임계치가 상기 제 1 전계효과 트랜지스터의 임계치보다 낮게 설정된 것을 특징으로 하는 보호 회로.
- 제 1 항에 있어서, 상기 저항 수단이 제 3 전계효과 트랜지스터인 것을 특징으로 하는 보호 회로.
- 제 5 항에 있어서, 상기 제 3 전계효과 트랜지스터가 상기 제 1 노드에 전기적으로 접속된 제 1 전극, 상기 제 2 전원단자에 전기적으로 접속된 제 2 전극, 및 상기 제 1 전원단자에 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 보호 회로.
- 제 1 항에 있어서, 상기 저항 수단은 상기 제 1 전계효과 트랜지스터의 상기 게이트 전극으로 인가되는, 상기 제 2 전원단자에서의 전위를 감소시키는 것을 특징으로 하는 보호 회로.
- 제 1 전위를 갖는 제 1 전원단자에 전기적으로 접속된 일 전극, 패드에 전기적으로 접속된 다른 전극, 및 제 1 노드에 전기적으로 접속된 게이트를 갖는 제 1 전계효과 트랜지스터;상기 제 1 노드로부터 상기 패드까지 연장하는 전류 경로를 형성하며 상기 제 1 노드와 상기 패드 사이에 전기적으로 접속된 소자;상기 패드에 전기적으로 접속된 일 전극, 제 2 전위를 갖는 제 2 전원단자에 전기적으로 접속된 다른 전극, 및 상기 제 2 전원 단자에 전기적으로 접속된 게이트를 갖는 제 2 전계효과 트랜지스터; 및상기 제 1 노드와 상기 제 2 전원단자 사이에 설치된 저항 수단을 구비하는 것을 특징으로 하는 보호 회로.
- 제 8 항에 있어서, 상기 소자는 다이오드인 것을 특징으로 하는 보호 회로.
- 제 8 항에 있어서, 상기 소자는 제 3 전계효과 트랜지스터인 것을 특징으로 하는 보호 회로.
- 제 10 항에 있어서, 상기 제 3 전계효과 트랜지스터의 임계치가 상기 제 1 전계효과 트랜지스터의 임계치보다 낮게 설정되는 것을 특징으로 하는 보호 회로.
- 제 8 항에 있어서, 상기 저항 수단이 제 3 전계효과 트랜지스터인 것을 특징으로 하는 보호 회로.
- 제 12 항에 있어서, 상기 제 3 전계효과 트랜지스터는, 상기 제 1 노드에 전기적으로 접속된 제 1 전극, 상기 제 2 전원단자에 전기적으로 접속된 제 2 전극, 및 상기 제 1 전원단자에 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 보호 회로.
- 제 8 항에 있어서, 상기 저항 수단은 상기 제 1 전계효과 트랜지스터의 상기 게이트 전극으로 인가되는, 상기 제 2 전원단자에서의 전위를 감소시키는 것을 특징으로 하는 보호 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09784396A JP3464340B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体集積回路装置 |
| JP96-097843 | 1996-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970072377A KR970072377A (ko) | 1997-11-07 |
| KR100364876B1 true KR100364876B1 (ko) | 2003-02-19 |
Family
ID=14203009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970013413A KR100364876B1 (ko) | 1996-04-19 | 1997-04-11 | 보호회로 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5942931A (ko) |
| EP (1) | EP0802604B1 (ko) |
| JP (1) | JP3464340B2 (ko) |
| KR (1) | KR100364876B1 (ko) |
| CN (1) | CN1096747C (ko) |
| DE (1) | DE69737378T2 (ko) |
| TW (1) | TW399366B (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191633B1 (en) * | 1997-09-12 | 2001-02-20 | Nec Corporation | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
| KR100487413B1 (ko) * | 1998-04-22 | 2006-04-21 | 주식회사 하이닉스반도체 | 이에스디(esd)보호회로 |
| FR2782581B1 (fr) * | 1998-08-18 | 2000-09-22 | St Microelectronics Sa | Dispositif de protection contre les decharges electrostatiques |
| JP3720999B2 (ja) * | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
| US6968157B2 (en) * | 2001-08-22 | 2005-11-22 | University Of Maryland | System and method for protecting devices from interference signals |
| US6563360B1 (en) * | 2002-01-15 | 2003-05-13 | Hewlett Packard Development Company, L.P. | System for controlling electrical signal level |
| US6949961B2 (en) * | 2003-10-06 | 2005-09-27 | Semiconductor Components Industries, L.L.C. | Power switch structure with low RDSon and low current limit |
| KR100612945B1 (ko) * | 2005-03-31 | 2006-08-14 | 주식회사 하이닉스반도체 | 정전방전 보호회로 |
| CN102624226A (zh) * | 2012-03-12 | 2012-08-01 | 苏州佳世达电通有限公司 | 一种升压电路及具有该升压电路的电子装置 |
| CN103151014A (zh) * | 2013-03-12 | 2013-06-12 | 上海贝岭股份有限公司 | 一种用于液晶驱动电路的保护电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930036A (en) * | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916263A (en) * | 1971-12-13 | 1975-10-28 | Honeywell Inf Systems | Memory driver circuit with thermal protection |
| US3790856A (en) * | 1973-06-04 | 1974-02-05 | Gte Automatic Electric Lab Inc | Overvoltage protection circuit for dual outputs of opposite polarity |
| US3909674A (en) * | 1974-03-28 | 1975-09-30 | Rockwell International Corp | Protection circuit for MOS driver |
| JPH0758734B2 (ja) * | 1987-02-23 | 1995-06-21 | 株式会社東芝 | 絶縁ゲ−ト型セミカスタム集積回路 |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| US4980792A (en) * | 1988-02-02 | 1990-12-25 | National Semiconductor Corporation | BiCMOS power transition circuit |
| US4808839A (en) * | 1988-04-04 | 1989-02-28 | Motorola, Inc. | Power field effect transistor driver circuit for protection from overvoltages |
| US4839769A (en) * | 1988-05-09 | 1989-06-13 | Motorola, Inc. | Driver protection circuit |
| US5001373A (en) * | 1990-01-09 | 1991-03-19 | Ford Motor Company | Active clamp circuit with immunity to zener diode microplasmic noise |
| US5488321A (en) * | 1993-04-07 | 1996-01-30 | Rambus, Inc. | Static high speed comparator |
| US5473500A (en) * | 1994-01-13 | 1995-12-05 | Atmel Corporation | Electrostatic discharge circuit for high speed, high voltage circuitry |
-
1996
- 1996-04-19 JP JP09784396A patent/JP3464340B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-08 TW TW086104402A patent/TW399366B/zh not_active IP Right Cessation
- 1997-04-11 EP EP97106010A patent/EP0802604B1/en not_active Expired - Lifetime
- 1997-04-11 DE DE69737378T patent/DE69737378T2/de not_active Expired - Lifetime
- 1997-04-11 KR KR1019970013413A patent/KR100364876B1/ko not_active IP Right Cessation
- 1997-04-16 CN CN97110753A patent/CN1096747C/zh not_active Expired - Fee Related
- 1997-04-17 US US08/837,360 patent/US5942931A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930036A (en) * | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970072377A (ko) | 1997-11-07 |
| EP0802604A3 (en) | 1998-06-10 |
| DE69737378T2 (de) | 2007-11-29 |
| JPH09284119A (ja) | 1997-10-31 |
| CN1096747C (zh) | 2002-12-18 |
| US5942931A (en) | 1999-08-24 |
| JP3464340B2 (ja) | 2003-11-10 |
| EP0802604A2 (en) | 1997-10-22 |
| EP0802604B1 (en) | 2007-02-21 |
| CN1170280A (zh) | 1998-01-14 |
| DE69737378D1 (de) | 2007-04-05 |
| TW399366B (en) | 2000-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4402109B2 (ja) | 低電圧ｎｍｏｓ型静電気放電クランプ | |
| JP2005235947A (ja) | 静電気放電保護回路 | |
| US6239958B1 (en) | Electrostatic damage protection circuit and dynamic random access memory | |
| JP3164065B2 (ja) | 半導体装置 | |
| JP2006080160A (ja) | 静電保護回路 | |
| KR100364876B1 (ko) | 보호회로 | |
| JP2549741B2 (ja) | Ｃｍｏｓ集積回路用の静電放電気からの保護回路 | |
| US20020186518A1 (en) | Overvoltage protection circuit | |
| JP2005093497A (ja) | 保護回路を有する半導体装置 | |
| US6650164B2 (en) | Off-leak current cancel circuit | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| US20030043517A1 (en) | Electro-static discharge protecting circuit | |
| JPH07106455A (ja) | 半導体集積回路装置の静電破壊保護回路 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| US6833590B2 (en) | Semiconductor device | |
| US6680512B2 (en) | Semiconductor device having an integral protection circuit | |
| JP2002141467A (ja) | 半導体装置 | |
| US7446378B2 (en) | ESD protection structure for I/O pad subject to both positive and negative voltages | |
| US6101077A (en) | Electrostatic protection circuit of a semiconductor device | |
| US6583475B2 (en) | Semiconductor device | |
| US20040165451A1 (en) | Semiconductor memory device | |
| JP3141865B2 (ja) | 半導体集積装置 | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| EP0457737B1 (en) | MOS/BIP protection circuit | |
| US7113378B2 (en) | ESD breakdown prevention protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101124 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |