JP3440972B2 - サージ保護回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、過電流から半導体
集積回路を保護するサージ保護回路に関し、特に高電圧
高電位の電源電圧と低電圧高電位の電源電圧を使用する
半導体集積回路において、高電圧高電位の電源電圧と同
程度のハイレベルの電位をもつ信号を入力あるいは出力
する半導体集積回路を保護するサージ保護回路に関す
る。

【０００２】

【従来の技術】従来より、チップ搬送時やワイヤボンデ
ィング時などにおいて、半導体集積回路を静電気等より
保護するものとして、図７に示すような構成のサージ保
護回路が知られている。

【０００３】このサージ保護回路２０は、“A NEW ESD
PROTECTION CONCEPT FOR VLSI CMOS CIRCUITS AVOIDIN
G CIRCUIT STRESS”X.Guggenmos,R.Holzner,1991 EOS/E
SD SYMPOSIUM PROCEEDINGS,Figure 9 によるものであ
り、図示の例は、サージ保護回路２０を、入力回路１１
および内部回路１２のＥＳＤ（electrostatic discharg
e ）保護素子として、パッド１と電源ＶＤＤの端子との
間に設けた場合について示している。

【０００４】また、図７に示す半導体集積回路Ｓ４は、
パッド１、入力回路１１、内部回路１２、およびサージ
保護回路２０によって構成され、高電位電源として、低
電圧高電位電源ＶＤＤ（電圧値；Ｖｄｄ）および高電圧
高電位電源ＶＤＤＯ（電圧値；Ｖｄｄｏ）の２つの電源
で動作するものである。なお、電源ＶＤＤＯは、図示し
ない出力回路で主に用いられるものであり、図７では示
していない。

【０００５】サージ保護回路２０は、パッド１と入力回
路１１の入力を結ぶ配線と、電源ＶＤＤとの間に接続さ
れており、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳＴ
ｒという）４によって構成されている。

【０００６】そして、ＰＭＯＳＴｒ４のドレインは、パ
ッド１と入力回路１１とを結ぶ配線に接続され、ＰＭＯ
ＳＴｒ４のソースは、電源ＶＤＤに接続されている。ま
た、ＰＭＯＳＴｒ４のゲートは、電源ＶＤＤに接続さ
れ、バックゲートも電源ＶＤＤに接続されている。

【０００７】また、図７に示す各回路を構成するトラン
ジスタは、電源ＶＤＤの電圧値Ｖｄｄを定格電源電圧と
して使用することを前提として信頼性が保証されてい
る。

【０００８】次に、このような従来の回路Ｓ４における
動作について説明する。

【０００９】まず、ＰＭＯＳＴｒのゲートの電圧値をＶ
ｄｄとしたオフ状態のソース・ドレインブレークダウン
耐圧をＶｂｄｓとすると、サージ保護回路２０のブレー
クダウン耐圧はＶｂｄｓである。なお、詳しくは、ブレ
ークダウン耐圧は、スナップバック電圧とソース・ドレ
イン間電圧のいずれかで定義されるが、ここでは簡単の
ためＶｂｄｓと考える。

【００１０】そして、図７の半導体集積回路Ｓ４を電源
に接続した通常の動作状態では、パッド１に正規に入力
する信号は、Ｖｄｂｓ未満の電圧をもつ信号であれば、
サージ保護回路２０はブレークダウンせずに、入力回路
１１では、外部の信号がそのまま入力される。

【００１１】一方、チップ搬送時やワイヤボンディング
時などのように、電源ＶＤＤ、ＶＤＤＯの端子に電源電
圧が印加されず、フローティングになった状態であるた
め、サージ保護回路２０により、静電気等によるサージ
から入力回路１１と内部回路１２を保護することが必要
となる。

【００１２】すなわち、この状態で、パッド１にサージ
が入ると、その極性に応じてＰＭＯＳＴｒ４がオンまた
はブレークダウンすることから、サージによる過電流
は、接地状態にある電源ＶＤＤの端子とパッド１との間
を流れることになる。

【００１３】したがって、入力回路１１には、電源ＶＤ
Ｄと入力端子間にＶｂｄｓ以上の電圧がかからず、入力
回路１１を構成する素子のソース・ドレイン間ブレーク
ダウンやゲート破壊を防ぐことができる。

【００１４】このようにして、サージ保護回路２０は、
入力回路１１を構成するトランジスタの破壊を防止する
保護回路として動作する。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のサージ保護回路２０では、通常の動作状態におい
て、パッド１に正規に入力する信号のハイレベルが電源
電圧Ｖｄｄ＋Ｖｔｈｐ（ＶｔｈｐはＰＭＯＳＴｒの閾値
電圧）より高い電位である場合に、使用できないという
問題がある。

【００１６】すなわち、パッド１に電源電圧Ｖｄｄ＋Ｖ
ｔｈｐより高い電位の信号が入力すると、ＰＭＯＳＴｒ
４のゲートが電源ＶＤＤに接続されているため、ドレイ
ン電位に対するゲート電位が閾値よりも大きく低下し、
ＰＭＯＳＴｒ４はオン状態となる。このため、入力回路
１１の入力端子と電源ＶＤＤとが短絡状態となり、過大
電流が流れることとなる。

【００１７】したがって、ハイレベル信号の入力によ
り、定常的に消費電流が増大するばかりでなく、最悪の
場合、過大電流で保護回路２０が破壊し、接続された内
部回路１２内の回路も破壊してしまうという問題があっ
た。

【００１８】なお、異常な入力回路用のサージ保護回路
について説明したが、出力回路用のサージ保護回路につ
いても同様の原理で同様の問題があった。

【００１９】本発明は、サージ保護回路を構成する全て
のトランジスタの耐圧条件を維持しつつ、電源電圧Ｖｄ
ｄ＋Ｖｔｈｐより高い電位の信号を入力または出力する
ことが可能なサージ保護回路を提供することを目的とす
る。

【００２０】

【課題を解決するための手段】本発明は、高電位電源と
して、高電圧高電位電源および低電圧高電位電源の２つ
の電源で動作する半導体集積回路の入力端子に接続され
るサージ保護回路において、第１のＰチャネルトランジ
スタと第２のＰチャネルトランジスタとを有し、前記第
１のＰチャネルトランジスタのドレインを前記入力端子
に接続し、ゲートを前記低電圧高電位電源に接続し、ま
た、ソースを第２のＰチャネルトランジスタのドレイン
に接続し、前記第２のＰチャネルトランジスタのソース
を前記低電圧高電位電源に接続し、また、ゲートを前記
高電圧高電位電源に接続したことを特徴とする。

【００２１】また、本発明は、高電位電源として、高電
圧高電位電源および低電圧高電位電源の２つの電源で動
作する半導体集積回路の出力端子に接続されるサージ保
護回路において、第１のＰチャネルトランジスタと第２
のＰチャネルトランジスタとを有し、前記第１のＰチャ
ネルトランジスタのドレインを前記出力端子に接続し、
ゲートを前記低電圧高電位電源に接続し、また、ソース
を第２のＰチャネルトランジスタのドレインに接続し、
前記第２のＰチャネルトランジスタのソースおよびゲー
トを前記高電圧高電位電源に接続したことを特徴とす
る。

【００２２】

【発明の実施の形態および実施例】図１は、本発明の第
１実施例によるサージ保護回路１０を設けた半導体集積
回路Ｓ１の構成を示すブロック図である。

【００２３】なお、この第１実施例の半導体集積回路Ｓ
１は、上記従来例（図７）と同様に、高電圧高電位の電
源ＶＤＤＯと低電圧高電位の電源ＶＤＤとを使用する半
導体集積回路であり、サージ保護回路１０は、入力回路
１１の入力信号用に設けられているものである。また、
パッド１、入力回路１１および内部回路１２は、上記従
来例（図７）と共通である。

【００２４】また、高電圧高電位の電源ＶＤＤＯは低電
圧高電位の電源ＶＤＤのｍ倍（具体的には、例えば、Ｖ
ｄｄ＝２Ｖ、Ｖｄｄｏ＝３．３Ｖとし、ｍ＝１．６５で
ある）の電位を持つものとする。そして、サージ保護回
路１０は、パッド１と入力回路１１の入力端子を結ぶ配
線と電源ＶＤＤとの間に接続されている。

【００２５】サージ保護回路１０は、第２のＰチャネル
トランジスタとしてのＰＭＯＳＴｒ２と第１のＰチャネ
ルトランジスタとしてのＰＭＯＳＴｒ３とから構成され
ている。そして、ＰＭＯＳＴｒ３のドレインは、パッド
１と入力回路１１とを結ぶ配線に接続され、ＰＭＯＳＴ
ｒ３のソースは、ＰＭＯＳＴｒ２のドレインに接続さ
れ、ＰＭＯＳＴｒ２のソースは、電源ＶＤＤに接続され
ている。

【００２６】また、ＰＭＯＳＴｒ３のゲートは、電源Ｖ
ＤＤに接続され、ＰＭＯＳＴｒ２のゲート、バックゲー
トおよびＰＭＯＳＴｒ３のバックゲートは、電源ＶＤＤ
Ｏに接続されている。ただし、フルディプリート型のＣ
ＭＯＳ／ＳＩＭＯＸ等のデバイスを使用する場合は、バ
ックゲートは特に接続しない。

【００２７】また、図１に示す各回路を構成するトラン
ジスタは、電源ＶＤＤの電圧値Ｖｄｄを定格電源電圧と
して使用することを前提として信頼性が保証されてい
る。

【００２８】次に、以上のようなサージ保護回路１０に
おける動作について説明する。

【００２９】まず、チップ搬送時やワイヤボンディング
時など、半導体集積回路Ｓ１の入力回路１１と内部回路
１２をサージ保護回路１０によってサージから保護する
状態について説明する。

【００３０】この状態で、電源ＶＤＤ、ＶＤＤＯの端子
には電源電圧は印加されておらず、フローティングにな
っている。厳密には、電源ＶＤＤ、ＶＤＤＯの端子は、
内部回路１２のトランジスタのオフ状態の抵抗を介して
ＧＮＤと接続されている。したがって、ＰＭＯＳＴｒ
２、ＰＭＯＳＴｒ３のゲートもＧＮＤ電位となる。

【００３１】この状態で、パッド１に負のサージ電位が
かかった場合、ＰＭＯＳＴｒ３のドレインには負の電位
が印加される。

【００３２】ここで、ＰＭＯＳＴｒのゲート、ソースを
接地し、ドレインにマイナス電位が印加されるようなオ
フ状態のソース・ドレインブレークダウン耐圧をＶｂｄ
ｓとすると、ゲートがＧＮＤ電位のＰＭＯＳＴｒ３のソ
ース・ドレインブレークダウン耐圧もＶｂｄｓである。

【００３３】したがって、サージ保護回路１０のブレー
クダウン耐圧は、ＰＭＯＳＴｒ２、ＰＭＯＳＴｒ３の縦
列接続により、図２に示すように、ｎ・Ｖｂｄｓ（ｎは
およそ２．０であり、｜ｎ・Ｖｂｄｓ｜＞Ｖｄｄ）であ
る。

【００３４】ここで、パッド１に負のサージ電位（＞ｎ
・Ｖｂｄｓ）が印加されると、ＰＭＯＳＴｒ２とＰＭＯ
ＳＴｒ３は、ともにブレークダウンし、過電流を電源Ｖ
ＤＤの端子から流して入力回路１１の接続ノードの電位
（ＰＭＯＳＴｒ３のドレイン電位）の下降を抑える。こ
のことにより、上述した従来例と同様に、入力回路１１
への過電圧の印加と過電流の流入を防止し、入力回路１
１を構成するトランジスタの破壊を防止する。

【００３５】次に、パッド１に正のサージ電位が印加さ
れた場合、ゲートがＧＮＤ電位であるＰＭＯＳＴｒ２、
ＰＭＯＳＴｒ３はオン状態となり、過電流を電源ＶＤＤ
の端子に流して入力回路１１の接続ノードの電位（ＰＭ
ＯＳＴｒ３のドレイン電位）の上昇を抑える。このこと
により、従来例と同様に入力回路１１への、過電圧の印
加と過電流の流入を防止し、入力回路１１を構成するト
ランジスタの破壊を防止する。

【００３６】次に、半導体集積回路Ｓ１を動作させてい
る状態について説明する。

【００３７】まず、サージ保護回路１０の各トランジス
タには、定格電源電圧であるＶｄｄ以下の電圧しか印加
されないことを図３を用いて説明する。

【００３８】半導体集積回路Ｓ１を動作させる状態で
は、電源ＶＤＤの端子には電源電圧Ｖｄｄ（２．０Ｖ）
が、電源ＶＤＤＯの端子には電源電圧Ｖｄｄｏ（３．３
Ｖ）が各々印加される。したがって、ＰＭＯＳＴｒ３の
ゲート電位は電源電圧Ｖｄｄとなり、ＰＭＯＳＴｒ２の
ゲート電位は電源電圧Ｖｄｄｏとなる。

【００３９】（１）パッド１の入力電位がＶｄｄ＋Ｖｔ
ｈｐ（ＶｔｈｐはＰＭＯＳＴｒの閾値電圧）以下の場合 パッド１の電位が０ＶからＶｄｄ＋Ｖｔｈｐまでは、Ｐ
ＭＯＳＴｒ３はオフ状態となり、ＰＭＯＳＴｒ３のソー
ス電位は、ゲート電位と等しい電位Ｖｄｄとなる。すな
わち、ＰＭＯＳＴｒ２、ＰＭＯＳＴｒ３のソース・ドレ
イン間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ、ゲー
ト・ドレイン間電圧Ｖｇｄは、以下のようになる。

【００４０】ＰＭＯＳＴｒ２：Ｖｄｓ＝Ｖｉｎ−Ｖｄｄ
（≦Ｖｄｄ）、Ｖｇｓ＝Ｖｄｄｏ−Ｖｄｄ（≦Ｖｄ
ｄ）、Ｖｇｄ＝Ｖｄｄｏ−Ｖｄｄ（≦Ｖｄｄ） ＰＭＯＳＴｒ３：Ｖｄｓ＝Ｖｉｎ−Ｖｄｄ（≦Ｖｄ
ｄ）、Ｖｇｓ＝０Ｖ（≦Ｖｄｄ）、Ｖｇｄ＝Ｖｄｄ−Ｖ
ｉｎ（≦Ｖｄｄ） ここで、Ｖｄｄｏ＝ｍＶｄｄ（ｍ＝１．６５）である。

【００４１】そして、ＰＭＯＳＴｒ３がＶｄｄ以上のソ
ース・ドレインブレークダウン耐圧を持つことから、サ
ージ保護回路１０はブレークダウンしない。

【００４２】（２）パッド１の入力電位ＶｉｎがＶｄｄ
＋Ｖｔｈｐより大きい場合 パッド１の電位ＶｉｎがＶｔｈｐを越えると、ＰＭＯＳ
Ｔｒ３はオン状態となり、ＰＭＯＳＴｒ３のソース電位
はパッド１の電位Ｖｉｎに等しくなる。この時、ＰＭＯ
ＳＴｒ３のソース・ドレイン間電圧Ｖｄｓは０Ｖ、ゲー
ト・ソース間電圧ＶｇｓはＶｄｄ−Ｖｉｎであり、とも
にＶｄｄ以下である。また、ＰＭＯＳＴｒ２もパッド１
の電位Ｖｉｎが２Ｖｄｄまではソース・ドレイン間電圧
Ｖｄｓ、ゲート・ドレイン間電圧ＶｇｄはＶｄｄ以下と
なる。

【００４３】すなわち、ＰＭＯＳＴｒ２、ＰＭＯＳＴｒ
３のソース・ドレイン間電圧Ｖｄｓ、ゲート・ソース間
電圧Ｖｇｓ、ゲート・ドレイン間電圧Ｖｇｄは、以下の
ようになる。

【００４４】ＰＭＯＳＴｒ２：Ｖｄｓ＝Ｖｉｎ−Ｖｄｄ
（≦Ｖｄｄ）、Ｖｇｓ＝Ｖｄｄｏ−Ｖｄｄ（≦Ｖｄ
ｄ）、Ｖｇｄ＝Ｖｄｄｏ−Ｖｉｎ（≦Ｖｄｄ） ＰＭＯＳＴｒ３：Ｖｄｓ＝０Ｖ（≦Ｖｄｄ）、Ｖｇｓ＝
Ｖｄｄ−Ｖｉｎ（≦Ｖｄｄ）、Ｖｇｄ＝Ｖｄｄ−Ｖｉｎ
（≦Ｖｄｄ） ここで、Ｖｄｄｏ＝ｍＶｄｄ（ｍ＝１．６５）である。

【００４５】したがって、入力電圧が、内部電源電位で
あるＶｄｄより大きいＶｉｎ＝２Ｖｄｄの電圧まで、素
子に印加される電圧は、素子耐圧であるＶｄｄ以下に抑
えられる。しかし、ＰＭＯＳＴｒ２のＶｇｄがＶｄｄｏ
−Ｖｉｎであることから、入力電位ＶｉｎがＶｄｄｏ＋
Ｖｔｈｐを越えると、ＰＭＯＳＴｒ２が導通状態とな
る。

【００４６】したがって、本実施例のサージ保護回路１
０が適用できる入力信号の電位の上限は、電源電圧Ｖｄ
ｄより高い、Ｖｄｄｏ＋Ｖｔｈｐ（Ｖｄｄｏ＝ｍ・Ｖｄ
ｄ、ｍ＝１．６５程度）である。

【００４７】なお、以上の説明は、入力端子と電源ＶＤ
Ｄの端子との間にサージ電圧がかかった場合であるが、
ＶＤＤとＶＤＤＯの２電源を使用する場合、サージ電圧
は入力端子と電源ＶＤＤＯの端子にかかることがあり得
る。この場合、特願平７−２９８７３７号の「半導体集
積回路装置」に示されるような、電源ＶＤＤと電源ＶＤ
ＤＯの端子間に電源線間ＭＯＳダイオードを挿入するこ
とにより、入力端子から電源ＶＤＤの端子へのパスを使
用して過電流を流すことで、電源ＶＤＤＯの端子にかか
った電圧を低減することが可能となる。よって、サージ
電圧が入力端子と電源ＶＤＤＯの端子に印加される場合
でも、保護回路１０は破壊せずに機能することが可能で
ある。

【００４８】図４は、本発明の第２実施例によるサージ
保護回路を設けた半導体集積回路の構成を示すブロック
図である。

【００４９】なお、この第２実施例の半導体集積回路Ｓ
２は、上記第１実施例（図１）と同様に、高電圧高電位
の電源ＶＤＤＯと低電圧高電位の電源ＶＤＤを使用する
半導体集積回路であり、サージ保護回路１０’は、出力
回路１１’の出力信号用に設けられているものである。

【００５０】また、パッド１’と内部回路１２は、上記
第１実施例（図１）と共通である。さらに、高電圧高電
位の電源ＶＤＤＯは低電圧高電位の電源ＶＤＤのｍ倍
（具体的には、例えば、Ｖｄｄ＝２Ｖ、Ｖｄｄｏ＝３．
３Ｖとし、ｍ＝１．６５である）の電位を持つものとす
る。そして、サージ保護回路１０’は、パッド１’と出
力回路１１’の出力端子を結ぶ配線と電源ＶＤＤＯとの
間に接続されている。

【００５１】サージ保護回路１０’は、第２のＰチャネ
ルトランジスタとしてのＰＭＯＳＴｒ２’と第１のＰチ
ャネルトランジスタとしてのＰＭＯＳＴｒ３’とから構
成されている。そして、ＰＭＯＳＴｒ３’のドレイン
は、パッド１’と出力回路１１’とを結ぶ配線に接続さ
れ、ＰＭＯＳＴｒ３’のソースは、ＰＭＯＳＴｒ２’の
ドレインに接続され、ＰＭＯＳＴｒ２’のソースは、電
源ＶＤＤＯに接続されている。

【００５２】また、ＰＭＯＳＴｒ３’のゲートは、電源
ＶＤＤに接続され、ＰＭＯＳＴｒ２’のゲート、バック
ゲートおよびＰＭＯＳＴｒ３’のバックゲートは、電源
ＶＤＤＯに接続されている。ただし、フルディプリート
型のＣＭＯＳ／ＳＩＭＯＸ等のデバイスを使用する場合
は、バックゲートは特に接続しない。

【００５３】また、図４に示す各回路を構成するトラン
ジスタは、電源ＶＤＤの電圧値Ｖｄｄを定格電源電圧と
して使用することを前提として信頼性が保証されてい
る。

【００５４】次に、以上のようなサージ保護回路１０’
における動作について説明する。

【００５５】まず、チップ搬送時やワイヤボンディング
時など、半導体集積回路Ｓ２の出力回路１１’と内部回
路１２をサージ保護回路１０’によってサージから保護
する状態について説明する。

【００５６】この状態で、電源ＶＤＤ、ＶＤＤＯの端子
には電源電圧は印加されておらず、フローティングにな
っている。厳密には、電源ＶＤＤ、ＶＤＤＯの端子は、
内部回路１２のトランジスタのオフ状態の抵抗を介して
ＧＮＤと接続されている。したがって、ＰＭＯＳＴｒ
２’、およびＰＭＯＳＴｒ３’のゲートもＧＮＤ電位と
なる。

【００５７】この状態で、パッド１’に負のサージ電位
がかかった場合、ＰＭＯＳＴｒ３’のドレインには負の
電位が印加される。

【００５８】ここで、ＰＭＯＳＴｒのゲート、ソースを
接地し、ドレインにマイナス電位が印加されるようなオ
フ状態のソース・ドレインブレークダウン耐圧をＶｂｄ
ｓとすると、ゲートがＧＮＤ電位のＰＭＯＳＴｒ３’の
ソース・ドレインブレークダウン耐圧もＶｂｄｓであ
る。

【００５９】したがって、サージ保護回路１０’のブレ
ークダウン耐圧は、ＰＭＯＳＴｒ２’、ＰＭＯＳＴｒ
３’の縦列接続により、図２に示すように、ｎ・Ｖｂｄ
ｓ（ｎはおよそ２．０であり、｜ｎ・Ｖｂｄｓ｜＞Ｖｄ
ｄ）である。

【００６０】ここで、パッド１’に負のサージ電位（＞
ｎ・Ｖｂｄｓ）が印加されると、ＰＭＯＳＴｒ２’とＰ
ＭＯＳＴｒ３’はともにブレークダウンし、過電流を電
源ＶＤＤの端子から流して出力回路１１’の接続ノード
の電位（ＰＭＯＳＴｒ３’のドレイン電位）の下降を抑
える。このことにより、上述した従来例と同様に、出力
回路１１’への過電圧の印加と過電流の流入を防止し、
出力回路１１’を構成するトランジスタの破壊を防止す
る。

【００６１】次に、パッド１’に正のサージ電位が印加
された場合、ゲートがＧＮＤ電位であるＰＭＯＳＴｒ
２’、ＰＭＯＳＴｒ３’はオン状態となり、過電流を電
源ＶＤＤの端子に流して出力回路１１’の接続ノードの
電位（ＰＭＯＳＴｒ３’のドレイン電位）の上昇を抑え
る。このことにより、従来例と同様に、出力回路１１’
への、過電圧の印加と過電流の流入を防止し、出力回路
１１’を構成するトランジスタの破壊を防止する。

【００６２】次に、半導体集積回路Ｓ２を動作させてい
る状態について説明する。

【００６３】まず、サージ保護回路１０’の各トランジ
スタには、定格電源電圧であるＶｄｄ以下の電圧しか印
加されないことを説明する。

【００６４】半導体集積回路Ｓ２を動作させる状態で
は、電源ＶＤＤの端子には電源電圧Ｖｄｄ（２．０Ｖ）
が、電源ＶＤＤＯの端子には電源電圧Ｖｄｄｏ（３．３
Ｖ）が各々印加される。したがって、ＰＭＯＳＴｒ３’
のゲート電位は電源電圧Ｖｄｄとなり、ＰＭＯＳＴｒ
２’のゲート電位は電源電圧Ｖｄｄｏとなる。

【００６５】（１）パッド１’の出力電位がＶｄｄ＋Ｖ
ｔｈｐ（ＶｔｈｐはＰＭＯＳＴｒの閾値電圧）以下の場
合 パッド１’の電位が０ＶからＶｄｄ＋Ｖｔｈｐまでは、
ＰＭＯＳＴｒ３’はオフ状態となり、ＰＭＯＳＴｒ３’
のソース電位は、ゲート電位と等しい電位Ｖｄｄとな
る。すなわち、ＰＭＯＳＴｒ２’、ＰＭＯＳＴｒ３’の
ソース・ドレイン間電圧Ｖｄｓ、ゲート・ソース間電圧
Ｖｇｓ、ゲート・ドレイン間電圧Ｖｇｄは、以下のよう
になる。

【００６６】ＰＭＯＳＴｒ２’：Ｖｄｓ＝Ｖｄｄｏ−Ｖ
ｄｄ（≦Ｖｄｄ）、Ｖｇｓ＝０（≦Ｖｄｄ）、Ｖｇｄ＝
Ｖｄｄｏ−Ｖｄｄ（≦Ｖｄｄ） ＰＭＯＳＴｒ３’：Ｖｄｓ＝Ｖｉｎ−Ｖｄｄ（≦Ｖｄ
ｄ）、Ｖｇｓ＝０Ｖ（≦Ｖｄｄ）、Ｖｇｄ＝Ｖｄｄ−Ｖ
ｉｎ（≦Ｖｄｄ） ここで、Ｖｄｄｏ＝ｍＶｄｄ（ｍ＝１．６５）である。

【００６７】そして、ＰＭＯＳＴｒ３’がＶｄｄ以上の
ソース・ドレインブレークダウン耐圧を持つことから、
サージ保護回路１０’はブレークダウンしない。

【００６８】（２）パッド１’の出力電位ＶｉｎがＶｄ
ｄ＋Ｖｔｈｐより大きい場合 パッド１’の電位ＶｉｎがＶｔｈｐを越えると、ＰＭＯ
ＳＴｒ３’はオン状態となり、ＰＭＯＳＴｒ３’のソー
ス電位はパッド１’の電位Ｖｉｎに等しくなる。この
時、ＰＭＯＳＴｒ３’のソース・ドレイン間電圧Ｖｄｓ
は０Ｖ、ゲート・ソース間電圧ＶｇｓはＶｄｄ−Ｖｉｎ
であり、ともにＶｄｄ以下である。また、ＰＭＯＳＴｒ
２’もパッド１’の電位ＶｉｎがＶｄｄｏ＋Ｖｔｈｐま
ではオフ常態であり、サージ保護回路１０’はブレーク
ダウンしない。そして、そのＶｉｎの範囲では、ＰＭＯ
ＳＴｒ２’もソース・ドレイン間電圧Ｖｄｓ、ゲート・
ドレイン間電圧ＶｇｄはＶｄｄ以下となる。

【００６９】すなわち、ＰＭＯＳＴｒ２’、ＰＭＯＳＴ
ｒ３’のソース・ドレイン間電圧Ｖｄｓ、ゲート・ソー
ス間電圧Ｖｇｓ、ゲート・ドレイン間電圧Ｖｇｄは、以
下のようになる。

【００７０】ＰＭＯＳＴｒ２’：Ｖｄｓ＝Ｖｄｄｏ−Ｖ
ｉｎ（≦Ｖｄｄ）、Ｖｇｓ＝０（≦Ｖｄｄ）、Ｖｇｄ＝
Ｖｄｄｏ−Ｖｉｎ（≦Ｖｄｄ） ＰＭＯＳＴｒ３’：Ｖｄｓ＝０Ｖ（≦Ｖｄｄ）、Ｖｇｓ
＝Ｖｄｄ−Ｖｉｎ（≦Ｖｄｄ）、Ｖｇｄ＝Ｖｄｄ−Ｖｉ
ｎ（≦Ｖｄｄ） ここで、Ｖｄｄｏ＝ｍＶｄｄ（ｍ＝１．６５）である。

【００７１】したがって、出力電圧が、内部電源電位で
あるＶｄｄより大きいＶｉｎ＝２Ｖｄｄの電圧まで、素
子に印加される電圧は、素子耐圧であるＶｄｄ以下に抑
えられる。しかし、ＰＭＯＳＴｒ２’のＶｇｄがＶｄｄ
ｏ−Ｖｉｎであることから、出力電位ＶｉｎがＶｄｄｏ
＋Ｖｔｈｐを越えると、ＰＭＯＳＴｒ２’が導通状態と
なる。

【００７２】したがって、本実施例のサージ保護回路１
０’が適用できる出力信号の電位の上限は、電源電圧Ｖ
ｄｄより高い、Ｖｄｄｏ＋Ｖｔｈｐ（Ｖｄｄｏ＝ｍ・Ｖ
ｄｄ、ｍ＝１．６５程度）である。

【００７３】なお、以上の説明は、出力端子と電源ＶＤ
ＤＯの端子との間にサージ電圧がかかった場合である
が、ＶＤＤとＶＤＤＯの２電源を使用する場合、サージ
電圧は出力端子と電源ＶＤＤの端子にかかることがあり
得る。この場合、特願平７−２９８７３７号の「半導体
集積回路装置」に示されるような、電源ＶＤＤとＶＤＤ
Ｏの端子間に電源線間ＭＯＳダイオードを挿入すること
により、出力端子から電源ＶＤＤの端子へのパスを使用
して過電流を流すことで、電源ＶＤＤの端子にかかった
電圧を低減することが可能となる。これによって、サー
ジ電圧が出力端子と電源ＶＤＤＯの端子に印加される場
合でも、保護回路１０’は破壊せずに機能することが可
能である。

【００７４】図５は、本発明の第３実施例によるサージ
保護回路を設けた半導体集積回路Ｓ３の構成を示すブロ
ック図である。

【００７５】この第３実施例の半導体集積回路Ｓ３は、
上記第１実施例（図１）と同様に、高電圧高電位の電源
ＶＤＤＯと低電圧高電位の電源ＶＤＤとを使用するもの
であり、この第３実施例のサージ保護回路は、入力回路
および出力回路について、パッドと電源ＶＤＤ、パッド
とグランドＧＮＤ間、パッドと電源ＶＤＤＯ間、パッド
とグランドＧＮＤＯ間を保護するものである。

【００７６】図５において、パッド１は、入力回路１１
の保護用の抵抗６０を介して入力回路１１の入力端子に
接続され、パッド１’は、出力回路１１’の出力端子に
接続されている。

【００７７】また、サージ保護回路１０は、入力側に適
用した保護回路であり、サージ保護回路１０’は、出力
側に適用した保護回路である。また、サージ保護回路３
０は、パッド１とグランドＧＮＤとの間で入力回路１１
を保護する保護回路であり、サージ保護回路３１は、パ
ッド１’とグランドＧＮＤＯとの間で出力回路１１’を
保護する保護回路である。

【００７８】さらに、この実施例の半導体集積回路Ｓ３
は、擬似ウエルダイオード４０〜４４、電源線間ダイオ
ード４５〜４７とを有する。

【００７９】また、この第３実施例においても、高電圧
高電位の電源ＶＤＤＯは低電圧高電位の電源ＶＤＤのｍ
倍（具体的には、例えば、Ｖｄｄ＝２Ｖ、Ｖｄｄｏ＝
３．３Ｖとし、ｍ＝１．６５である）の電位を持つもの
とする。

【００８０】そして、サージ保護回路１０は、パッド１
と入力回路１１の入力端子を結ぶ配線と電源ＶＤＤとの
間に接続されており、サージ保護回路１０’は、パッド
１’と出力回路１１’の出力端子を結ぶ配線と電源ＶＤ
ＤＯとの間に接続されている。また、サージ保護回路３
０は、パッド１と入力回路１１の入力端子を結ぶ配線と
グランドＧＮＤとの間に接続されており、サージ保護回
路３１は、パッド１’と出力回路１１’の出力端子を結
ぶ配線とグランドＧＮＤＯとの間に接続されている。

【００８１】また、各サージ保護回路１０、１０’、３
０、３１の各トランジスタは、フルディプリート型のＣ
ＭＯＳ／ＳＩＭＯＸ等のデバイスを使用し、バックゲー
トは特に接続しない。また、図５に示す各回路を構成す
るトランジスタは、電源ＶＤＤの電圧値Ｖｄｄを定格電
源電圧として使用することを前提として信頼性が保証さ
れている。

【００８２】サージ保護回路１０は、第２のＰチャネル
トランジスタとしてのＰＭＯＳＴｒ２と第１のＰチャネ
ルトランジスタとしてのＰＭＯＳＴｒ３とから構成され
ている。そして、ＰＭＯＳＴｒ３のドレインは、パッド
１と入力回路１１とを結ぶ配線に接続され、ＰＭＯＳＴ
ｒ３のソースは、ＰＭＯＳＴｒ２のドレインに接続さ
れ、ＰＭＯＳＴｒ２のソースは、電源ＶＤＤに接続され
ている。また、ＰＭＯＳＴｒ３のゲートは、電源ＶＤＤ
に接続され、ＰＭＯＳＴｒ２のゲートは、電源ＶＤＤＯ
に接続されている。

【００８３】サージ保護回路１０’は、第２のＰチャネ
ルトランジスタとしてのＰＭＯＳＴｒ２’と第１のＰチ
ャネルトランジスタとしてのＰＭＯＳＴｒ３’とから構
成されている。そして、ＰＭＯＳＴｒ３’のドレイン
は、パッド１’と出力回路１１’とを結ぶ配線に接続さ
れ、ＰＭＯＳＴｒ３’のソースは、ＰＭＯＳＴｒ２’の
ドレインに接続され、ＰＭＯＳＴｒ２’のソースは、電
源ＶＤＤＯに接続されている。また、ＰＭＯＳＴｒ３’
のゲートは、電源ＶＤＤに接続され、ＰＭＯＳＴｒ２’
のゲートは、電源ＶＤＤＯに接続されている。

【００８４】また、サージ保護回路１０、１０’の動作
は、上記第１実施例のサージ保護回路１０の動作と同様
であり、サージ保護回路１０’の動作は、上記第２実施
例のサージ保護回路１０’の動作と同様であるので説明
は省略する。

【００８５】次に、サージ保護回路３０、３１は、特願
平７−１６００３３号および特願平７−２９８７３７号
に示されるものである。

【００８６】そして、サージ保護回路３０は、Ｎ型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳＴｒという）７とＮＭ
ＯＳＴｒ８とから構成されている。そして、ＮＭＯＳＴ
ｒ７のドレインは、パッド１と入力回路１１の抵抗６０
とを結ぶ配線に接続され、ＮＭＯＳＴｒ７のソースは、
ＮＭＯＳＴｒ８のドレインに接続され、ＮＭＯＳＴｒ８
のソースは、グランドＧＮＤに接続されている。また、
ＮＭＯＳＴｒ７のゲートは、電源ＶＤＤに接続され、Ｎ
ＭＯＳＴｒ８のゲートは、グランドＧＮＤに接続されて
いる。

【００８７】このサージ保護回路３０では、チップ搬送
時やワイヤボンディング時など、電源ＶＤＤ、ＶＤＤＯ
の端子がフローティングになっており、半導体集積回路
Ｓ３をサージ保護回路３０によってサージから保護する
状態では、パッド１にサージが印加されると、ＮＭＯＳ
Ｔｒ７、８がともにブレークダウンし、過電流をグラン
ドＧＮＤに流して入力回路１１の接続ノードの電位（Ｎ
ＭＯＳＴｒ７のドレイン電位）の上昇を抑える。これに
より、入力回路１１を構成するトランジスタの破壊を防
止する。

【００８８】また、半導体集積回路Ｓ３を動作させる状
態では、ＮＭＯＳＴｒ７のゲート電位はＶｄｄとなる。
ここで、パッド１の入力電位が０ＶからＶｄｄ−Ｖｔｈ
ｎ（ＶｔｈｎはＮＭＯＳＴｒの閾値電圧）までは、ＮＭ
ＯＳＴｒ７はオン状態となり、ＮＭＯＳＴｒ７のソース
電位はドレイン電位と等しい電位となる。よって、ＮＭ
ＯＳＴｒ８がＶｄｄ以上のソース・ドレインブレークダ
ウン耐圧を持つことから、サージ保護回路３０はブレー
クダウンしない。

【００８９】一方、パッド１の入力電位がＶｄｄ−Ｖｔ
ｈｎを超えると、ＮＭＯＳＴｒ７のソース電位はＶｄｄ
−Ｖｔｈｎに固定される。このとき、ＮＭＯＳＴｒ８の
ソース・ドレイン間電圧、ゲート・ソース間電圧はＶｄ
ｄ−Ｖｔｈｎであり、Ｖｄｄより低い。また、ＮＭＯＳ
Ｔｒ７のソース電位がＶｄｄ−Ｖｔｈｎに上昇したこと
で、ＮＭＯＳＴｒ７もパッド１の電位が２Ｖｄｄ−Ｖｔ
ｈｎになるまでは、ソース・ドレイン間電圧はＶｄｄ以
下になり、ゲート・ソース間電圧はＶｄｄ−Ｖｔｈｎに
なる。

【００９０】したがって、パッド１の入力電位が２Ｖｄ
ｄ−Ｖｔｈｎになるまでは、ＮＭＯＳＴｒ７、ＮＭＯＳ
Ｔｒ８には、定格電圧Ｖｄｄ以下の電圧しか印加されな
いことになり、正規のハイレベル信号による導通状態も
回避できる。

【００９１】また、サージ保護回路３１は、ＮＭＯＳＴ
ｒ７’とＮＭＯＳＴｒ８’とから構成されている。そし
て、ＮＭＯＳＴｒ７’のドレインは、パッド１’と出力
回路１１’とを結ぶ配線に接続され、ＮＭＯＳＴｒ７’
のソースは、ＮＭＯＳＴｒ８’のドレインに接続され、
ＮＭＯＳＴｒ８’のソースは、グランドＧＮＤＯに接続
されている。また、ＮＭＯＳＴｒ７’のゲートは、電源
ＶＤＤに接続され、ＮＭＯＳＴｒ８’のゲートは、グラ
ンドＧＮＤＯに接続されている。

【００９２】このサージ保護回路３１では、チップ搬送
時やワイヤボンディング時など、電源ＶＤＤ、ＶＤＤＯ
の端子がフローティングになっており、半導体集積回路
Ｓ３をサージ保護回路３１によってサージから保護する
状態では、パッド１’にサージが印加されると、ＮＭＯ
ＳＴｒ７’、８’がともにブレークダウンし、過電流を
グランドＧＮＤＯに流して出力回路１１’の接続ノード
の電位（ＮＭＯＳＴｒ７’のドレイン電位）の上昇を抑
える。これにより、出力回路１１’を構成するトランジ
スタの破壊を防止する。

【００９３】また、半導体集積回路Ｓ３を動作させる状
態では、ＮＭＯＳＴｒ７’のゲート電位はＶｄｄとな
る。ここで、パッド１’への出力電位が０ＶからＶｄｄ
−Ｖｔｈｎ（ＶｔｈｎはＮＭＯＳＴｒの閾値電圧）まで
は、ＮＭＯＳＴｒ７’はオン状態となり、ＮＭＯＳＴｒ
７’のソース電位はドレイン電位と等しい電位となる。
よって、ＮＭＯＳＴｒ８’がＶｄｄ以上のソース・ドレ
インブレークダウン耐圧を持つことから、サージ保護回
路３１はブレークダウンしない。

【００９４】一方、パッド１’への出力電位がＶｄｄ−
Ｖｔｈｎを超えると、ＮＭＯＳＴｒ７’のソース電位は
Ｖｄｄ−Ｖｔｈｎに固定される。このとき、ＮＭＯＳＴ
ｒ８’のソース・ドレイン間電圧、ゲート・ソース間電
圧はＶｄｄ−Ｖｔｈｎであり、Ｖｄｄより低い。また、
ＮＭＯＳＴｒ７’のソース電位がＶｄｄ−Ｖｔｈｎに上
昇したことで、ＮＭＯＳＴｒ７’もパッド１’の電位が
２Ｖｄｄ−Ｖｔｈｎになるまでは、ソース・ドレイン間
電圧はＶｄｄ以下になり、ゲート・ソース間電圧はＶｄ
ｄ−Ｖｔｈｎになる。

【００９５】したがって、パッド１’への出力電位が２
Ｖｄｄ−Ｖｔｈｎになるまでは、ＮＭＯＳＴｒ７’、Ｎ
ＭＯＳＴｒ８’には、定格電圧Ｖｄｄ以下の電圧しか印
加されないことになり、正規のハイレベル信号による導
通状態も回避できる。

【００９６】次に、以上のようなサージ保護回路１０、
１０’、３０、３１による全体的な動作について説明す
る。

【００９７】まず、チップ搬送時やワイヤボンディング
時など、半導体集積回路Ｓ３の入力回路１１、出力回路
１１’、内部回路１２をサージ保護回路１０、１０’、
３０、３１によってサージから保護する状態について説
明する。

【００９８】この状態で、電源ＶＤＤ、ＶＤＤＯ、グラ
ンドＧＮＤ、ＧＮＤＯの端子はフローティングになって
おり、以下のような１６通りのサージ経路につき、全て
に耐性をもたせなければならない。そこで、この１６通
りのサージに対し、以下ような低抵抗のサージ電流経路
により、サージ保護を行うものである。

【００９９】（１）入力パッド１が正に帯電し、電源Ｖ
ＤＤへサージ電流が流れる場合には、ＰＭＯＳＴｒ２、
ＰＭＯＳＴｒ３がオン状態となり放電する。

【０１００】（２）入力パッド１が負に帯電し、電源Ｖ
ＤＤからサージ電流が流れる場合には、ＰＭＯＳＴｒ
２、ＰＭＯＳＴｒ３がブレークダウンして放電、あるい
は、ダイオード４４または内部回路１２がブレークダウ
ンし、ダイオード４０または保護回路３０を通して放電
する。

【０１０１】（３）入力パッド１が正に帯電し、電源Ｖ
ＤＤＯへサージ電流が流れる場合には、ＰＭＯＳＴｒ
２、ＰＭＯＳＴｒ３がオン状態となり、保護回路１０と
ダイオード４５を通して放電する。

【０１０２】（４）入力パッド１が負に帯電し、電源Ｖ
ＤＤＯからサージ電流が流れる場合には、ダイオード４
３がブレークダウンし、ダイオード４６を通してダイオ
ード４０または保護回路３０を通して放電する。

【０１０３】（５）入力パッド１が正に帯電し、グラン
ドＧＮＤへサージ電流が流れる場合には、保護回路３０
を通して放電する。あるいは、保護回路１０を通り、内
部回路１２またはダイオード４４がブレークダウンして
放電する。

【０１０４】（６）入力パッド１が負に帯電し、グラン
ドＧＮＤからサージ電流が流れる場合には、ダイオード
４０に順方向電流が流れて放電する。

【０１０５】（７）入力パッド１が正に帯電し、グラン
ドＧＮＤＯへサージ電流が流れる場合には、保護回路３
０とダイオード４７を通して放電する。あるいは、保護
回路１０を通り、内部回路１２またはダイオード４４が
ブレークダウンし、ダイオード４７を通して放電する。

【０１０６】（８）入力パッド１が負に帯電し、グラン
ドＧＮＤＯからサージ電流が流れる場合には、ダイオー
ド４０、４６に順方向電流が流れて放電する。

【０１０７】（９）出力パッド１’が正に帯電し、電源
ＶＤＤＯへサージ電流が流れる場合には、ＰＭＯＳＴｒ
２’、ＰＭＯＳＴｒ３’がオン状態となり、保護回路１
０’を通して放電する。

【０１０８】（１０）出力パッド１’が負に帯電し、電
源ＶＤＤＯからサージ電流が流れる場合には、保護回路
１０’を通して、あるいは、ダイオード４１がブレーク
ダウンして放電する。

【０１０９】（１１）出力パッド１’が正に帯電し、電
源ＶＤＤへサージ電流が流れる場合は、ダイオード４５
がブレークダウンし、ダイオード４１を通して放電す
る。

【０１１０】（１２）出力パッド１’が負に帯電し、電
源ＶＤＤからサージ電流が流れる場合には、ダイオード
４１がブレークダウンし、ダイオード４５を通して放電
する。

【０１１１】（１３）出力パッド１’が正に帯電し、グ
ランドＧＮＤＯへサージ電流が流れる場合には、保護回
路３１を通して放電する。

【０１１２】（１４）出力パッド１’が負に帯電し、グ
ランドＧＮＤＯからサージ電流が流れる場合には、ダイ
オード４２に順方向電流により放電する。

【０１１３】（１５）出力パッド１’が正に帯電し、グ
ランドＧＮＤへサージ電流が流れる場合には、保護回路
３１を通し、ダイオード４６を通して放電する、あるい
は、ダイオード４１を通し、内部回路１２を通して放電
する。

【０１１４】（１６）出力パッド１’が負に帯電し、グ
ランドＧＮＤからサージ電流が流れる場合には、ダイオ
ード４７、４２がともに順バイアスされ、放電する。

【０１１５】以上のようにして、サージ電流を放電し、
入力回路１１、出力回路１１’、内部回路１２のサージ
保護を行う。なお、以上において、内部回路１２にサー
ジ電流が流れても、多数のゲートにより電流が分散され
るため、瞬時の破壊ばかりでなく信頼性上も問題が生じ
ないことは既知である。

【０１１６】次に、半導体集積回路Ｓ３を動作させる状
態では、上述した個々のサージ保護回路１０、１０’、
３０、３１の動作により、パッド１、１’に接続された
トランジスタが、そのソース電位をゲート電位であるＶ
ｄｄ電位にクランプすることにより、保護回路を構成す
る２個のトランジスタに印加される電圧をＶｄｄ以下に
保持し、正規のハイレベル信号の入出力を可能とする。

【０１１７】以上のようにして、この第３実施例に示す
構成により、半導体集積回路Ｓ３の保護に必要な全ての
端子、全ての極性でＥＳＤ耐性を得ることが可能であ
る。

【０１１８】なお、以上の半導体集積回路Ｓ３におい
て、ダイオード４４、４５、４６、４７は、ラテラルダ
イオードに限らず、ＭＯＳダイオードで構成することが
可能である。また、ダイオード４３、４４、４５、４
６、４７で構成される回路部分（図中破線ｆにて示す）
は、図６に示すような、ＭＯＳＴｒ２１〜２６による回
路で構成することが可能である。

【０１１９】また、以上の各サージ保護回路１０、１
０’、３０、３１は、各トランジスタをＭＯＳＦＥＴで
構成した例について説明したが、他のＦＥＴで構成する
ことも可能である。

【０１２０】

【発明の効果】以上説明したように、本発明によれば、
高電圧高電位電源ＶＤＤＯと低電圧高電位電源ＶＤＤと
の２つの電源で動作する半導体集積回路において、電源
と入力回路または出力回路の間に設けられるサージ保護
回路を２つのＰチャネルトランジスタの縦列接続により
構成し、入力回路または出力回路側の第１のＰチャネル
トランジスタのゲートを電源ＶＤＤに、電源ＶＤＤまた
はＶＤＤＯ側の第２のＰチャネルトランジスタのゲート
をＶＤＤＯに接続したことにより、電源ＶＤＤの電圧値
をＶｄｄとすると、２Ｖｄｄの電位の信号が入力または
出力された場合でも、各Ｐチャネルトランジスタのゲー
ト・ドレイン間電圧、ゲート・ソース間電圧、ドレイン
・ソース間電圧を電源電圧Ｖｄｄ以下にすることができ
る。

【０１２１】したがって、回路を構成する全トランジス
タの信頼性を保証しつつ、電源電圧Ｖｄｄ以上の高い電
位をもつ信号を入力または出力することが可能なサージ
保護回路を提供できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例のサージ保護回路１０を有
する半導体集積回路Ｓ１を示すブロック図である。

【図２】上記第１実施例におけるサージ保護回路１０の
ブレークダウン電圧を示す説明図である。

【図３】上記第１実施例におけるサージ保護回路１０の
各トランジスタのソース・ドレイン電圧、ゲート・ドレ
イン電圧、ゲート・ソース電圧を示す説明図である。

【図４】本発明の第２実施例のサージ保護回路１０’を
有する半導体集積回路Ｓ２を示すブロック図である。

【図５】本発明の第３実施例のサージ保護回路１０、１
０’、３０、３１を有する半導体集積回路Ｓ３を示すブ
ロック図である。

【図６】本発明の第３実施例の半導体集積回路Ｓ３にお
ける変形部分の回路構成を示すブロック図である。

【図７】従来のサージ保護回路２０を有する半導体集積
回路Ｓ４の一例を示すブロック図である。

【符号の説明】

Ｓ１、Ｓ２、Ｓ３…半導体集積回路、 ＶＤＤ…低電圧高電位電源、 ＶＤＤＯ…高電圧高電位電源、 １、１’…パッド、 ２、２’…ＰＭＯＳＴｒ（第２のＰチャネルトランジス
タ）、 ３、３’…ＰＭＯＳＴｒ（第１のＰチャネルトランジス
タ）、 ７、７’、８、８’…ＮＭＯＳＴｒ、 １０、１０’、３０、３１…サージ保護回路、 １１…入力回路、 １１’…出力回路、 １２…内部回路。

フロントページの続き (56)参考文献 特開 平２−70231（ＪＰ，Ａ) 特開 昭53−110382（ＪＰ，Ａ) 特開 昭62−287659（ＪＰ，Ａ) 特開 平４−248322（ＪＰ，Ａ) 特開 平８−331749（ＪＰ，Ａ) 特開 平９−139466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02H 9/04 H02H 7/20

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 高電位電源として、高電圧高電位電源お
   よび低電圧高電位電源の２つの電源で動作する半導体集
   積回路の入力端子に接続されるサージ保護回路におい
   て、 第１のＰチャネルトランジスタと第２のＰチャネルトラ
   ンジスタとを有し、 前記第１のＰチャネルトランジスタのドレインを前記入
   力端子に接続し、ゲートを前記低電圧高電位電源に接続
   し、また、ソースを前記第２のｐチャネルトランジスタ
   のドレインに接続し、 前記第２のＰチャネルトランジスタのソースを前記低電
   圧高電位電源に接続し、また、ゲートを前記高電圧高電
   位電源に接続したことを特徴とする入力端子のサージ保
   護回路。
2. 【請求項２】 高電位電源として、高電圧高電位電源お
   よび低電圧高電位電源の２つの電源で動作する半導体集
   積回路の出力端子に接続されるサージ保護回路におい
   て、 第１のＰチャネルトランジスタと第２のＰチャネルトラ
   ンジスタとを有し、 前記第１のＰチャネルトランジスタのドレインを前記出
   力端子に接続し、ゲートを前記低電圧高電位電源に接続
   し、また、ソースを前記第２のＰチャネルトランジスタ
   のドレインに接続し、 前記第２のＰチャネルトランジスタのソースおよびゲー
   トを前記高電圧高電位電源に接続したことを特徴とする
   出力端子のサージ保護回路。