KR19990083563A

KR19990083563A - 시모스입력버퍼보호회로

Info

Publication number: KR19990083563A
Application number: KR1019990015193A
Authority: KR
Inventors: 코탄다라만마케시워; 모리스버나드리; 파텔비지트타코르브하이; 웨너베인이
Original assignee: 보토스 알. 제이; 루센트 테크놀러지스 인크
Priority date: 1998-04-28
Filing date: 1999-04-28
Publication date: 1999-11-25
Also published as: JP3481495B2; US6064231A; KR100334365B1; TW558869B; JPH11355117A

Abstract

본 발명은 신호 버스를 따라 나타날 수 있는 어떤 고전압 신호(즉, 5V)로부터 입력 버퍼를 보호하는데 사용되는 저전압 CMOS 입력 버퍼 보호 회로에 관한 것이다. 상기 보호 회로는 또한 "핫 플러거블"로, 이는 상기 보호 회로가 전원이 없을 때(즉, VDD가 존재하지 않을 때) 어떠한 전류도 유도하지 않을 것을 의미한다. 상기 회로는 CMOS 전송 게이트를 포함하고, 필요한 보호 기능을 제공하기 위해 온칩(on-chip) 발생 기준 전압을 이용한다.

Description

시모스 입력 버퍼 보호 회로{CMOS input buffer protection circuit}

본 발명은 CMOS 입력 버퍼 보호 회로에 관한 것으로서, 특히, 고입력 전압(즉, 5V)을 견뎌 내는 저전압 CMOS 테크놀러지(즉, 3.3V)로 제조된 CMOS 입력 버퍼 보호 회로에 관한 것이다.

CMOS 회로 설계의 많은 영역에는, 0-5V 사이에서 동작하는 섹션과 단지 0-3.3V의 전압 공급 영역을 사용하는 다른 섹션을 포함하는 장치가 있다. 이들 섹션들 사이에 "버퍼" 회로를 제공하는 것이 종종 필요하다. 따라서, 그 입력에서 상대적인 고전압(즉, 5V)을 견딜 수 있는 표준 저전압 CMOS 테크놀러지(즉, 3V)로 회로를 공급하는 것이 필요하다. 또한, 많은 시스템 구성은 "핫 플러거블(hot pluggable)" 회로를 필요로 하는데, 이는 회로에 전력이 공급되지 않을 때(즉, VDD가 존재하지 않을 때)라도 회로가 고전압 상태인 버스로부터 어떤 전류도 유도하지 않는 것을 의미한다. 또한, 상기 회로는 상대적으로 고전압으로 노출될 때 "손상" 되지 않도록 설계되어야만 한다. 특히, MOS 트랜지스터의 게이트 산화물에 너무 높은 전압이 가해진다면, 브레이크 다운될 것이며, 이는 게이트-드레인 및/또는 게이트-소스의 단락을 가져온다. 마찬가지로, MOS 트랜지스터의 드레인-소스 접합은 너무 큰 전압이 가해지면 핫 캐리어에 의해 성능이 저하될 것이다. 따라서, 작업하도록 설계되는 상기 테크놀러지보다 더 높은 전압이 가해지는 MOS 회로는 회로의 개별 트랜지스터가 그들의 게이트 산화물 양단 또는 그들의 소스-드레인 접합 양단에서 이들 고전압을 접하지 않도록 하는 방식으로 설계되어야만 한다.

상대적으로 고전압과 인터페이스하는 저전압 테크놀러지 CMOS 버퍼에 대한 하나의 문제는 P채널 출력 트랜지스터의 소스가 대개 저전압 전원(VDD)에 접속되어 있다는 것이다. VDD보다 큰 전압이 이 디바이스의 드레인에 인가된다면(여기서 드레인은 통상적으로 버퍼의 PAD에 접속되어 있는 경우), P채널 트랜지스터의 N 터브 백게이트(backgate)가 VDD에 통상적으로 접속되기 때문에, P채널 디바이스의 본래의 기생 다이오드가 순방향 바이어스될 것이다.

도 1의 종래 기술은, PAD 전압이 VDD보다 작을 때는 VDD와 같고 PAD 전압이 VDD보다 클 때는 PAD 전압과 같은 공급 전압(VFLT)을 발생함으로써 이러한 문제를 해결한다. 이 기준 전압(VFLT)은 소스 또는 드레인이 PAD 전압에 접속되어 있는 전체 P채널 트랜지스터의 N터브 백게이트에 인가된다. VFLT의 사용은 이들 트랜지스터의 기생 다이오드가 순방향 바이어스되는 것을 방지한다. 도 1을 참조하면, 전압 발생기 회로(10)는 한 쌍의 P채널 트랜지스터(10, 12)의 N터브 백게이트에 인가될 수 있는 공급 전압(VFLT)을 발생하도록 구성된다. 구성된 바와 같이, 회로(10)는 노드(A)에서 나타나는 PAD 전압(신호 버스)이 공급 전압(VDD)보다 (때때로) 큰 상태에서 사용된다. 특히, Vtp로 표시된 단일 P채널 임계 전압에 의해 PAD가 VDD보다 크게 될 때, 트랜지스터(12)는 "온"(on)되고 트랜지스터(10)는 "오프"(off)된다. 그 때 출력 전압(VFLT)은 PAD 전압과 같다. 따라서, 백게이트 전압은 고레벨의 PAD에까지 이를 것이며, 그 결합된 기생 다이오드의 "온"을 방지한다. PAD ＜ VDD일 때의 정상 동작 상태 동안, 트랜지스터(10)는 "온"될 것이고, 트랜지스터(12)는 "오프"될 것이며, 이는 출력 전압(VFLT)이 VDD와 같게 되도록 한다. 이 설계가 PAD 단자에서 나타나는 고전압에 대해 일부 보호기능을 제공하는 동안, 그것은 "핫 플러거블(hot pluggable)"이 아니다. 즉, VDD가 존재하지 않으면, 도 1에 도시된 바와 같은 회로(10)는 트랜지스터(10)의 게이트 산화물 양단에 전(全) PAD 전압을 가질 것이다. 이 PAD가 상대적으로 고전압이면, 회로는 신뢰할 수 없게 된다.

상기한 특징에 대한 하나의 공지된 해법은 게이트 단자에서 상대적으로 고전압으로 노출될 수 있는 디바이스들에 대해 상대적으로 두꺼운 게이트 산화물을 이용하는 것이며 모든 나머지 디바이스들에 대해 표준 게이트 산화물을 이용하는 것이다. 이는 종래의 CMOS 처리 기술에 대해 상당한 가외 비용 및 공정 시간 시간을 부가하는 매우 값비싼 기술이다.

본 발명은 CMOS 입력 버퍼 보호 회로에 관한 것으로서, 특히, 고입력 전압(즉, 5V)을 견뎌 내며 "전력 없음" 상태(즉, VDD가 존재하지 않을 때)에서 어떠한 전류도 유도하지 않는 저전압 CMOS 테크놀러지(즉, 3.3V)로 제조된 CMOS 입력 버퍼 보호 회로에 관한 것이다.

본 발명에 따르면, 기준 전압 발생기는 한 쌍의 기준 전압 입력(VDD2, VD2P)을 CMOS 입력 버퍼 보호 회로에 제공하는데 사용되며, 여기서 전원(VDD)과 신호 버스 전압(이하, "PAD"라 한다)도 입력으로서 존재한다. 기준 전압 발생기는 VDD가 존재하는 동안 VDD와 같은 출력(VDD2)을 제공하도록 구성되며, VDD가 존재하지 않을 때 즉 VDD=0이거나, VDD 전압이 등록되지 않은 상태 즉 손상된 도선이나 비접속(이들 모든 상황은 이하 "핫 플러거블"이라 한다) 상태일 때, VDD는 PAD 전압보다 낮은 소정 전압으로 유지된다(일례는 PAD 아래로 2개의 다이오드가 드롭(drop)되는 값 VDD2를 유지한다). 기준 전압(VD2P)은 VDD2로부터 발생되며, VDD2보다 낮은 하나의 P채널 임계 전압(Vtp)과 같다. 본 발명의 CMOS 입력 버퍼에서는, 한 쌍의 N채널 디바이스가 각각 VDD와 VDD2를 유지하는 그들의 게이트 단자와 직렬로 접속된다. 전원이 존재하는 동안, 이들 양쪽 트랜지스터는 "온" 상태에 있게될 것이다. 제1 P채널 디바이스와 저항기는 직렬로 접속되고, 입력 신호(PAD)선과 결합되며, 여기서 제1 P채널 디바이스는 발생 전압(VD2P)으로 유지된다. 직렬 접속된 2개의 디바이스 세트는 제1 N채널 디바이스의 드레인을 제1 P채널 디바이스의 드레인(노드(A))에 접속함으로써 서로 결합된다. 제3 P채널 디바이스와 제2 N채널 디바이스에 의해 전송 게이트가 형성되며, 여기서 N채널 디바이스의 게이트는 VDD2로 유지되고, P채널 디바이스의 게이트는 노드(A)에 결합된다. 전송 게이트에 대한 입력 전압은 P채널 디바이스의 소스에서 나타나는 전압이고, 전송 게이트의 출력 전압은 보호 회로의 출력으로서 정의되며 종래의 CMOS 입력 버퍼에 입력으로서 인가된다.

VDD가 존재하고 PAD 전압이 VDD보다 작은 동안은, PAD 전압은 전송 게이트를 통과하여 상기 버퍼 회로의 출력을 형성할 것이다. 일단 PAD 전압이 VDD보다 크면, 전압 VDD는 출력으로 통과할 것이다. VDD가 존재하지 않을 때(즉, "핫 플러거블" 상태), 전송 게이트는 "오프"되어 어떤 전압이 입력 버퍼를 통과하는 것을 방지할 것이다(따라서 입력 버퍼는 어떠한 전류도 유도하지 않을 것이다). 따라서 전송 게이트로의 입력 전압은 전 PAD 전압 전위를 접하는 것으로부터 보호될 것이다. 또한, 각 P채널 디바이스의 백게이트는 VDD2에 의해 발생된 VFLT 전압으로 유지되어 P채널 디바이스가 VDD가 없는 동안 순방향 바이어스로 되는 것을 방지한다.

이제 도면을 참조하여 본 발명을 설명한다. 여기서 동일 숫자는 몇몇 도면에서 동일한 부분을 나타낸다.

도 1은 종래 기술의 전압 발생기 회로를 설명하는 도면.

도 2는 본 발명에 따라 형성된 일례의 입력 버퍼를 설명하는 도면.

도 3은 본 발명의 입력 버퍼에 이용된 VFLT 백게이트 전압을 형성하기 위해 사용된 일례의 기준 전압 발생기를 설명하는 도면.

도 4는 본 발명의 입력 버퍼를 갖는 유용한 일례의 CMOS 기준 전압 발생기의 개략도.

*도면의 주요 부분에 대한 부호의 설명*

22 : 제1 N채널 디바이스 24 : 제2 N채널 디바이스

26 : 제1 P채널 디바이스 28 : 제3 N채널 디바이스

32 : 제2 P채널 디바이스

일례의 CMOS 입력 버퍼(20)는 도 2에 도시되어 있다. 상술한 바와 같이, 본 발명의 상기 회로 장치는 "핫 플러거블"이며, 이는 회로에 전력이 공급되지 않을 때(즉, VDD가 존재하지 않을 때)라도 회로가 고전압인 버스(PAD 등)로부터 어떤 전류도 유도하지 않을 것이라는 것을 의미한다. 일반적으로, 상기 회로는 VDD가 존재하고 PAD 전압이 VDD보다 작을 때 "정상" 동작에 대해 제공하도록 구성되며, VDD가 존재하지 않거나 PAD 전압이 미리 정의한 고전압값을 초과할 때 "보호" 동작을 위해 제공하도록 구성된다(본 발명의 회로를 3.3V 테크놀러지 CMOS를 위해 구성할 때, 약 5V의 PAD 전압은 "고전압" 상태로 고려된다).

입력 버퍼 보호 회로(20)는 회로의 알맞은 동작을 확보하기 위해 한 쌍의 발생 기준 전압(VDD2, VD2P)을 사용한다. 도 4는 기준 전압(VDD, VSS)으로부터 전압(VDD2, VD2P)을 제공하는데 유용한 일례의 CMOS 기준 전압 발생기를 도시한다. 도 4의 CMOS 기준 전압 발생기(50)는, 예를 들어 CMOS 테크놀러지의 혼합이 회로에 존재하면 5V까지 올라갈 수 있는 신호 버스상의 전압("PAD")에도 불구하고, VDD(통상 3.0-3.6V이나, 일반적으로 약 1V보다 큰 전압)가 "존재하는" 동안 발생 기준 전압(VDD2)이 본질적으로 VDD와 같도록 구성된다. VDD가 존재하지 않을 때, 즉 VDD=0이거나, VDD 전압이 등록되지 않은 상태 즉 손상된 도선이나 비접속(이들 모든 상황은 이하 "핫 플러거블"이라 한다) 상태이면, 회로는 PAD에서 나타나는 전압 아래로 적어도 2개의 다이오드가 드롭하는 레벨로 VDD2를 유지하도록 구성된다. 따라서, PAD=5.5V인 상황에서 조차도, VDD2는 약 2.8V가 될 것이며, PAD 고전압으로부터 어떤 또는 모든 후속하는 회로 소자들을 보호할 것이다. 일반적으로, VDD가 존재하는 동안, VDD2=VDD이고 VD2P는 VDD2보다 작은 하나의 P채널 임계 전압(Vtp)일 것이다. VDD가 존재하지 않으면, VDD2는 PAD 입력에서 나타나는 전압보다 작은 소정 전압으로 유지될 것이다. 상술한 바와 같이, 양호한 실시예에서, VDD2는 PAD 전압 아래로 드롭하는 약 2개의 다이오드 전압(2Vd)으로 유지될 것이다.

도 2의 입력 버퍼 보호 회로(20)를 참조하면, 제1 N채널 디바이스(22)는 발생 전압 전위(VDD2)로 그 게이트가 유지되고, 제2 N채널 디바이스(24)는 기준 전압(VDD)으로 그 게이트가 유지되며, 여기서 디바이스(22)의 소스는 디바이스(24)의 드레인에 결합되고 디바이스(24)의 소스는 VSS로 표시된 접지에 결합된다. 제1 디바이스(22)의 드레인은 제1 회로 노드로서 정의되고 도 2에서 A로 라벨 분류된다. 전송 게이트는 제1 P채널 디바이스(26)와 제2 N채널 디바이스(28)로 구성되며, P채널 디바이스(26)의 게이트는 노드(A)에 결합되고, N채널 디바이스(28)의 게이트는 발생 전압 전위(VDD2)로 유지된다. 회로(20)에서 노드(B)로 표시된, 전송 게이트로부터의 출력은 종래의 입력 버퍼(30)에 대한 실제 입력이다. 입력 버퍼(30)는 임의의 잘 공지된 CMOS 버퍼 설계를 포함할 수 있다. 제2 P채널 디바이스(32)는 제2 발생 기준 전압(VD2P)(하나의 P채널 임계 전압이 VDD2보다 작음)으로 그 게이트가 바이어스되고 그 드레인은 노드(A)에 결합된다. 디바이스(32)의 소스는 전송 게이트의 입력으로서 사용되고 회로(20)의 노드(C)로서 정의된다. 저항기(34)는 신호 버스(도 2에서 "PAD"로 라벨 분류됨)와 노드(C) 사이에 결합된다.

동작에 있어서, VDD가 존재하고 "PAD" 버스에서 나타나는 전압이 VDD보다 작은 동안, 입력 버퍼 보호 회로는 그 "정상" 상태에서 동작할 것이고 이는 전(全) PAD 전압이 노드(B)에서 나타나게 한다. 특히, VDD가 존재할 때, VDD2=VDD(상술되고 도 4에서 도시됨)이고 N채널 트랜지스터(22, 24)는 "온"될 것이다. 이들 트랜지스터가 "온"될 때, 노드(A)는 VSS값으로 낮아질 것이고 이 저전압은 P채널 디바이스(26)을 "온"시킨다. 트랜지스터(28)의 게이트에서의 전압(VDD2(=VDD))의 출현은 N채널 디바이스(28)도 "온"시킬 것이다. 따라서, 트랜지스터(26, 28)에 의해 형성된 전송 게이트는 "온"될 것이고, 이는 그 입력(노드(C))에 나타나는 전압을 출력(노드(B))으로 전달되게 한다. PAD에서의 전압이 기준 전압(VDD)보다 작은 동안, 기준 전압(VD2P)은 P채널 디바이스(32)를 "오프" 상태로 유지하고, 이는 노드(C)(이어서, 차례로 노드(B))에서의 전압을 PAD 전압과 대략 같도록 한다.

PAD 전압이 VDD보다 크게 되면(예를 들어, 저전압(3.3V) CMOS 테크놀러지로 회로(20)를 형성할 때 고전압(5V) 신호가 버스(PAD)를 따라 존재할 때), 디바이스(32)는 "온"될 것이다. 디바이스(32)는 그것이 "온"일 때 디바이스(22, 24)보다 아주 작도록 평가되고, 디바이스(32)가 "온"일 때 노드(A)가 노드(C)와 본질적으로 같도록 평가된다. 이는 디비이스(26)를 "오프"시킬 것이며, 노드(B)가 전압(VDD)을 초과할 수 없다는 것을 보증한다.

VDD가 존재하지 않는 경우에는, 입력 버퍼 보호 회로(20)는 전류를 유도하는 것으로부터 입력 버퍼(30)를 보호한다. 우선, 후술하는 바와 같이, VDD가 존재하지 않을 때, 발생 기준 전압(VDD2)는 PAD 단자에 나타나는 전압보다 소정 레벨 낮은 기준 전압으로 유지될 것이다. 또한, 기준 전압(VD2P)은 VDD2보다 약간 낮은 값으로 유지될 것이다. 또한, VDD가 존재하지 않을 때, 트랜지스터(32)는 "온"되어 노드(A)를 높게하여 전송 게이트의 P채널 디바이스(26)를 "오프"시킬 것이다. PAD 전압이 5V 고전압값인 최악의 경우를 가정하면, VDD2는 대략 3V로 될 것이고 VD2P는 대략 2V로 될 것이다. 노드(B)에서 나타나는 전압은 기껏해야 3V가 될 것이다. 디바이스(26)가 "오프"되었으므로, 입력 버퍼 보호 회로(20)는 버퍼(30)에 대한 입력에 고전압이 나타나는 것을 방지한다.

발생 N터브 백게이트 전압(VFLT)을 각 디바이스의 기판에 인가함으로써 추가 보호 회로가 P채널 디바이스(26, 32)에 대해 제공된다.도 3은 전압(VFLT)을 발생할 수 있는 일례의 회로를 설명한다. 일반적으로, 상기 회로는 VDD2가 트랜지스터(10)의 소스에 결합되어 있는 것을 제외하고는 도 1의 종래 기술과 같다. 따라서, VDD가 존재하지 않을 때, VDD2는 PAD 전압을 트랙(track)할 것이고, P채널 디바이스내에서 기생 다이오드가 순방향 바이어스되는 것을 방지할 것이다.

상술한 바로부터 알 수 있듯이, 회로(20)의 디바이스들은 VDD가 존재하지 않거나 VDD가 존재하는 경우에 정상 VDD(3.6V 최대값)보다 큰 게이트 또는 소스-드레인 전압을 갖지 않는다. 따라서, 본 발명의 입력 버퍼 회로는 표준 디지털 CMOS 입력 버퍼(30)가 정상(VDD가 존재함) 및 "핫 플러그(hot-plug)"(VDD가 존재하지 않음) 상태에서 고전압 신호(PAD)와 인터페이스 하기 위해 저전압 테크놀러지로 만들어지게 한다.

Claims

CMOS 입력 버퍼 보호 회로를 포함하는 집적 회로에 있어서,

제1 P채널 디바이스와 제1 N채널 디바이스를 포함하는 전송 게이트로서, 상기 디바이스들의 드레인들은 상기 전송 게이트의 입력을 형성하기 위해 서로 결합되고, 상기 디바이스들의 소스들은 상기 전송 게이트의 출력을 형성하기 위해 서로 결합되고, 상기 제1 N채널 디바이스는 제1 발생 기준 전압(VDD2)으로 유지되는 게이트를 갖는 상기 전송 게이트와,

회로 기준 전압(VDD)으로 유지되는 게이트와 접지면(VSS)에 결합된 소스를 갖는 제2 N채널 디바이스와,

상기 제1 발생 기준 전압(VDD2)으로 유지되는 게이트와 상기 제2 N채널 디바이스의 드레인에 결합된 소스와 상기 전송 게이트의 상기 제1 P채널 디바이스의 게이트에 결합된 드레인을 갖는 제3 N채널 디바이스와,

상기 제1 발생 기준 전압보다 작은 제2 발생 기준 전압(VD2P)으로 유지되는 게이트와 상기 전송 게이트의 입력에 결합된 드레인을 갖는 제2 P채널 디바이스와,

상기 전송 게이트 입력과 버스 기준 전압(PAD)간에 결합된 저항기로서, VDD가 존재하고 PAD＜VDD인 동안, VDD2=VDD이고 상기 전송 게이트는 "온"(on)되는 상기 저항기를 포함하는 CMOS 입력 버퍼 보호 회로를 포함하는 집적 회로.
CMOS 입력 버퍼를 포함하는 집적 회로에 있어서,

CMOS 입력 버퍼 회로와,

제1 P채널 디바이스와 제1 N채널 디바이스를 포함하는 전송 게이트로서, 상기 디바이스들의 드레인들은 상기 전송 게이트의 입력을 형성하기 위해 서로 결합되고, 상기 디바이스들의 소스들은 상기 전송 게이트의 출력을 형성하기 위해 서로 결합되고, 상기 제1 N채널 디바이스는 제1 발생 기준 전압(VDD2)으로 유지되는 게이트를 가지며, 상기 전송 게이트의 출력이 상기 CMOS 입력 버퍼 회로의 입력에 결합된 상기 전송 게이트와,

회로 기준 전압(VDD)으로 유지되는 게이트와 접지면(VSS)에 결합된 소스를 갖는 제2 N채널 디바이스와,

상기 제1 발생 기준 전압(VDD2)으로 유지되는 게이트와 상기 제2 N채널 디바이스의 드레인에 결합된 소스와 상기 전송 게이트의 상기 제1 P채널 디바이스의 게이트에 결합된 드레인을 갖는 제3 N채널 디바이스와,

제1 발생 기준 전압보다 작은 제2 발생 기준 전압(VD2P)으로 유지되는 게이트와 상기 전송 게이트의 입력에 결합된 드레인을 갖는 제2 P채널 디바이스와,

상기 전송 게이트 입력과 버스 기준 전압(PAD)간에 결합된 저항기로서, VDD가 존재하고 PAD＜VDD인 동안, VDD2=VDD이고 상기 전송 게이트는 "온"(on)되는 상기 저항기를 포함하는 CMOS 입력 버퍼를 포함하는 집적 회로.
제 1 항에 있어서,

상기 소정의 전압(2Vd)이 한 쌍의 다이오드 접속된 N채널 디바이스 양단의 전압과 같은 입력 버퍼를 포함하는 집적 회로.
제 1 항에 있어서,

상기 버퍼는 상기 입력 버퍼를 형성하는 상기 P채널 디바이스의 N터브 백게이트(N-tub backgate)에 바이어스 전압(VFLT)을 제공하는 백게이트 보호 회로를 더 포함하고, VFLT=VDD2인 입력 버퍼를 포함하는 집적 회로.