KR960003374B1 - 반도체 집적 회로 장치 - Google Patents

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KR960003374B1 KR1019930005054A KR930005054A KR960003374B1 KR 960003374 B1 KR960003374 B1 KR 960003374B1 KR 1019930005054 A KR1019930005054 A KR 1019930005054A KR 930005054 A KR930005054 A KR 930005054A KR 960003374 B1 KR960003374 B1 KR 960003374B1
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사또 후미오
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Abstract

내용 없음.

Description

반도체 집적 회로 장치
제1도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 입출력 회로도.
제2도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 입출력 회로의 전압 전환 회로도.
제3도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 입출력 회로의 전압 전환 회로도.
제4도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 입출력 회로의 승압 회로도.
제5도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 입출력 회로도.
제6도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 입출력 회로도.
제7도는 본 발명의 제2실시예에서 이용하는 D 트랜지스터의 바이어스 조건 설명도.
제8도는 본 발명의 제2실시예의 입출력 회로의 마진 맵도.
제9도는 본 발명의 제2실시예에서 이용하는 D 트랜지스터의 마진 맵도.
제10도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 입출력 회로도.
제11도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 입출력 회로도.
제12도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 입출력 회로도.
제13도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 입출력 회로도.
제14도는 종래의 반도체 집적 회로 장치의 입출력 회로도.
제15도는 종래의 집적 회로 장치의 입출력 회로도.
제16도는 종래의 반도체 집적 회로 장치에 이용하는 D 트랜지스터의 바이어스 조건 설명도.
제17도는 종래의 입출력 회로의 마진 맵도.
제18도는 종래의 D 트랜지스터의 마진 설명도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입출력 단자(패드) 2 : 출력 버퍼
3 : 입력 버퍼 4 : 전압 전환 회로
5 : 승압 회로 6 : 바이어스 발생회로
B1 : 바이폴라 트랜지스터 D1,D2,D3 : 다이오드
DT : D 트랜지스터
N1,N2,N3,N4,Q1,Q3,Q5,Q6,Q7,Q8,Q9 : NMOS 트랜지스터
P1,Q2,Q4 : PMOS 트랜지스터 R1 : 저항
Vcc,Vcc1,Vcc2 : 전원 전압
본 발명은 상보형 금속 절연막 반도체 소자(CMOS) 구조를 갖는 입출력 회로를 구비한 반도체 집적 회로 장치에 관한 것으로, 특히 다른 전원 전압으로 동작하는 디바이스와의 입출력 인터페이스를 용이하게 하는 입출력 회로에 관한 것이다.
현재 IC, LSI 등의 반도체 집적 회로 장의의 기술 발전은 스케일링으로 대표되는 소자의 미세화에 크게 좌우된다. 지금까지의 1㎛ 이하 세대에서는 전원 전압은 5V인채 소자 크기만을 스케일링함으로서 대처해 왔으나, 서브미크론 세대에서는 전원 전압 5V 유지가 불가능해지고 있다. 즉 게이트 산화막 두께의 축소에 따른 내압 감소나 게이트 길이의 축소에 따른 핫 캐리어 내압 감소가 무시할 수 없게 되고 있다. 한편, 1칩당 소자수 증대에 따른 소비 전류 증대는, 휴대기기로 대표되는 저소비 전력의 요청에 반하여 1칩당의 발열량 증가는 패키지 기술의 한계에 근접하고 있다. 이와 같이 소자 또는 사용자의 입장에서 전원 전압의 저전압화가 요청되고 있다. 그런데, 현실적으로 예를 들면, 전원 전압의 3V로의 이행이 용이하지 않다. 이것은 어떤 시스템에서 모든 IC를 3V화할 수 없기 때문이고, 또 아날로그 IC로 대표되는 일부 저전압화에 적절하지 않은 IC가 존재하기 때문이다. 따라서 모두 3V인 시스템에 앞서 3V/5V가 혼용되는 시스템이 필연적으로 필요하였다. 본 발명은 이렇게 다른 전원 전압을 이용하는 집적 회로 사이의 인터페이스에 관한 것으로, 특히 마이컴, 메모리, 범용 로직, ASIC LSI 등 전원 전압의 저전원 전압화가 필요로 되는 집적 회로에 사용되는 것이다.
제14도는 통상 이용되는 반도체 집적 회로 장치의 입출력 회로이다. 일반적으로 CMOS 구조의 집적 회로(LSI)의 입출력 회로에는 그 내부 회로 소자와 마찬가지로 CMOS 회로를 이용해서 구성된다. 이러한 입출력 회로는 출력 버퍼(2)와 입출력 버퍼(3)을 구비하고, 어느것이나 입출력 단자(1)에 접속되어 있다. 입출력 단자는 반도체 기관상에서는 패드라 하고, 반도체 기관의 주변부에 형성된다. 이들 버퍼와 입출력 단자(1) 사이에는 외부에서 가해지는 정전기 방전에 대한 보호 회로가 접속되어 있다. 이 보호 회로는 저항(R1)과 다이오드(D1)을 구비한다. 출력 버퍼(2)는 N채널 MOSFET(이하 NMOS 트랜지스터라 한다)(Q1)과 P채널 MOSFET(이하 PMOS 트랜지스터라 한다)(Q2)로 구성되고, 입력 버퍼(3)는 NMOS 트랜지스터(Q3)와 PMOS 트랜지스터(Q4)로 구성된다. 출력 버퍼(2)의 PMOS 트랜지스터(Q2)에는 신호 A가 인가되고, NMOS 트랜지스터(Q1)에는 신호 B가 인가되도록 되어 있다. 입출력 회로에 있어서, 그 입출력 상태는 하기 표 1에 나타낸다.
[표 1]
동작 상태는 3개의 입력 상태로 이루어진다. 신호 A 및 B가 모두 저레벨인 L레벨(low level)인 때는 NMOS 트랜지스터(Q1)은 오프, PMOS 트랜지스터(Q2)는 온으로 되고, 이 상태는 고출력인 H(Ligh)출력으로 된다. 신호 A 및 B가 모두 고레벨인 H레벨(high level)인 때는 Q1은 온, Q2는 오프로 되고, 입출력 상태는 저출력인 L(low)출력으로 된다. 신호 A가 H레벨, 신호 B가 L레벨인 때는 Q1 및 Q2는 모두 오프로 되고, 입력 상태는 고임피던스 입력 상태로 된다.
이와 같은 CMOS 회로로 구성된 입출력 회로는 반도체 집적 회로 장치에는 널리 이용되고 있다. 그러나, 입출력 단자(21)에는 접지 전위 0V 이하 또는 전원 전압 Vcc 이상인 인가 전압은 허용되지 않는다. 예를 들면 Vcc를 초과하는 전압이 인가되면 PMOS 트랜지스터(Q2)의 드레인에 형성되는 PN 접합이 순방향으로 바이어스 되어 입출력 단자(1)에서 전원(Vcc)로 대전류가 흘러 버린다. 때문에 입출력 단자(1)에 인가되는 전압의 규격은 통상 전원 전압 Vcc+0.5V 이하, 접지 전압 0V+0.5V 이상의 범위로 제한된다.
그러나, CMOS 구조인 집적 회로의 미세화, 고집적화가 진행됨에 따라 이와 같은 제한에 대응하기 곤란하게 되고 있다. 예를 들면, 게이트 길이가 0.5㎛ 이하인 MOS 트랜지스터를 이용하는 CMOS-LSI에서는 내부 단자의 전계 상승에 따른 소자 신뢰성의 저하를 방지하기 위해 종래 이용되던 5V의 전원 전압을 3V 근처로 저하시키는 것이 제안되어 있다(JEDEC STANDARD 8-1,1984). 또한, 집적 회로의 입출력 스위칭시의 노이즈 발생을 억제하는 점에서도 전원 전압의 저하, 즉 신호 진폭 저하는 바람직하다. 그러나, CMOS 회로는 집적 회로에 단독으로 사용되지 않고 다양한 기능의 다른 CMOS-LSI를 접속해서 시스템을 구성하나, 이들 CMOS-LSI 모두가 낮은 전원 전압으로 작동하는 것을 전제로 한 것이 아니고, 각각 3V 및 5V의 전원 전압을 갖는 복수의 집적 회로가 존재하는 경우에 발생한다. 때문에 전원 전압이 3V인 집적 회로의 입출력 회로에 H레벨 입력으로서 5V가 인가되는 경우가 있고, 이 경우는 상기와 같이 PN 접합으로의 순방향 바이어스가 발생하므로 종래의 입출력 회로를 그대로 이용할 수 없다. PN 접합 순방향 바이어스는 경우에 따라 소자 파괴를 일으킨다.
다음에 제15도를 참조하여 입출력 인터페이스를 용이하게 하기 위한 종래예에 대하여 설명한다. 도면은 종래의 다른 전원 전압 사이 인터페이스 회로를 구비한 입출력 회로를 도시한다. 이것은 다른 전원 집적 회로 중 저전원 전압측에 장착되는 것이다. 통상의 출력 버퍼인 NMOS 트랜지스터(Q1), PMOS 트랜지스터(Q2)로 이루어지는 푸시 풀 회로의 출력과 입력 단자인 패드(1) 사이에 게이트를 전원 전압으로 한 공핍형 NMOS 트랜지스터(이하, D 트랜지스터라 한다)를 장비한 것이다(일본국 특허출원(평)제3-3827호). 공핍형 트랜지스터는 보통 온 또는 임계값(Vth)가 음인 트랜지스터이고, 인터페이스 회로를 구성한다. 이러한 종래의 인터페이스 회로에 있어서는, D 트랜지스터의 Vth에 마진이 없는 것이 문제이다. 이하, 이것에 대해 전원 전압을 3.3V±0.3V, 입력하는 외부 신호 진폭을 5V로 해서 설명한다.
제15도에서 D 트랜지스터는 상반되는 2개의 동작을 행한다. 하나는 5V 입력시에는 외부에서 인가된 5V를 내부에서 가능한 한 전달하지 않고, 입력 전압(Va)를 낮게 억제하는 동작과, 둘째는 Vcc 출력시에는 가능한 한 내부의 Vcc를 외부로 전달해서 신호 진폭인 Vout를 확보하는 동작이다. 이중 입력 전압(Va)는 제15도의 (1), (4)로 도시한 산화막 내압이 약 3.6V이거나 (2)로 도시한 PMOS 트랜지스터측의 PN 접합의 순방향 바이어스가 Vcc+0.3V보다 낮게 억제할 수 없으면 회로 소자는 파괴되어 버린다. 한편, 제15도의 (3)으로 도시한 Vout은 예를 들면 TTL의 Voh인 2.7V를 확보할 필요가 있다. 이때, D 트랜지스터의 바이어스 상태를 제16도에 도시한다. 5V 입력시에는 소스측의 패드 (1)에 5V가 인가되고, 게이트에 Vcc가 인가된다. 때문에 Va는 Vcc-Vthd(Vcc)로 된다. 여기서, 제2항은 백 게이트(Vcc)가 인가된 경우의 D 트랜지스터의 임계값(Vth)이다. 한편 Vcc 출력시에는 소스, 드레인이 역전하고, 소스와 게이트에 Vcc가 인가된 상태로 되고, Vout은 Vcc-Vthd(Vcc)로 된다.
결국, 동일 소자를 동일 바이어스 조건에서 이용해서 입력하는 Va는 가능한한 낮게 억제하고, 출력 전압(Vout)은 가능한 한 높게 해야 한다. 이 상태를 제17도의 종래의 회로 마진 맵에 도시한다. 가로축은 Vcc, 세로축은 Va 또는 Vout의 워스트 케이스를 도시한다. 결국, Va의 워스트는 Vcc=3.6V인 때에 산화막의 내압은 3.6V 이하여야 한다. 따라서, 백 게이트 전압(Vcc)가 인가된 때의 D 트랜지스터의 임계값은 Vthd(3.6V)≥0V이다. 한편, Vout의 워스트는 Vcc=3V인 때는 Voh=2.7V가 필요하다. 따라서, Vthd(3.0)≤0.3V이다. 제18도는 D 트랜지스터의 임계값의 마진을 나타낸다. 가로축은 백 게이트 전압 내지 Vcc이고, 세로축은 임계값(Vthd)를 나타낸다. 제18도에서 곡선 A는 Vout을 소정값으로 확보하기 위한 Vthd의 백 게이트 전압 의존성을 도시한 곡선이고, 곡선 B는 입력하는 전압(Va)를 확보하기 위해 필요한 Vthd의 백 게이트의 전압 의존성을 나타내는 곡선이다. 제18도 Vcc=3V를 조정하면, D 트랜지스터의 임계값에 허용되는 오차는 약 0.5V이다. 이것은 제조 오차 및 동작 온도 범위 보증을 고려한 경우에는 매우 불만족스런 값이다. 또 이 방식에서는 동작 전원 전압 범위를 확대할 수도 없다.
본 발명은 반도체 집적 회로 장치의 입출력 회로가 고 임피던스 입력 상태에 있어서, CMOS 구조를 구비한 출력 버퍼에 가해지는 PN 접합에 대한 순방향 바이어스를 저지하는 수단을 설치한 것을 특징으로 한다. 그리고, 이 수단은 첫째로 출력 버퍼로 외부에서 전원 전압보다 높은 전압이 가해진때에 그 기판 전위를 그 외부 전압과 동일 또는 그 이상 높게하는 것이다. 둘째는 외부에서 인가되는 전압을 출력 버퍼에 걸기전에 출력 버퍼의 전원 전압보다 낮게 하는 것이다. 첫째와 둘째에 있어서는 출력 버퍼의 2가지 신호에 의해 입출력 회로를 고 임피던스 입력 상태로 한다.
즉, 본 발명의 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판에 형성된 입출력 소자, 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고 또 CMOS 구조를 갖는 출력 버퍼를 구비한 입출력 회로, 상기 반도체 기판에 형성되어 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 출력 버퍼에 대해 그 출력 전압을 초과하는 입력 전압이 걸린 경우에 상기 입출력 단자에서 접합순방향 전류가 유입하는 것을 방지하는 수단을 구비하는 것을 제1특징으로 한다. 반도체 기판, 상기 반도체 기판에 형성된 입출력단자, 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고 또 CMOS 구조를 갖는 출력 버퍼를 구비한 입출력 회로, 상기 반도체 기판에 형성되어 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 출력 버퍼를 구성하는 MOSFET의 기판 전극에 적어도 2종류의 전압을 공급하는 전압 전환 회로를 구비하는 것을 제2특징으로 한다. 상기 전압 전환 회로는 소스 전극이 서로 접속되어 상기 기판 전극에 접속되어 드레인 전극이 크기가 다른 소정의 전압원에 각각 접속된 복수의 MOSFET로 구성되어 상기 MOSFET 중 하나가 도통하도록 제어된다. 상기 전압 전환 회로는 상기 출력 버퍼에 공급되는 신호에 따라 상기 MOSFET 중 하나가 도통하도록 제어된다. 상기 전압 전환 회로가 그 출력에 접속되어 있는 전압 전환 회로를 구비하고, 발생하는 전압을 상기 전압원으로 할 수 있다.
또 반도체 기판, 상기 반도체 기판에 형성된 입출력 단자, 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고 또 CMOS 구조를 갖는 출력 버퍼를 구비한 입출력 회로, 상기 반도체 기판에 형성되어 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 입출력 단자와 출력 버퍼의 출력 사이에 접속되어 게이트 전압을 가변시키는 한 공핍형 MOSFET를 구비한 것을 제3특징으로 한다. 전압 전환 회로와 바이어스 발생 회로를 상기 공핍형 MOSFET의 게이트에 접속하여 상기 게이트 전압을 가변시킨다. 상기 전압 전환 회로는 상기 출력 버퍼에 공급되는 신호로 제어한다. 상기 바이어스 발생 회로는 전원 전압과 상기 공핍형 MOSFET의 게이트 사이에 접속된 P채널 MOSFET, 한쪽이 상기 전원 전압과 접속하고, 다른쪽이 상기 게이트와 접속하는 제1저항 한쪽이 상기 제1저항의 상기 다른쪽에 접속하는 제2저항, 및 한쪽이 상기 제2저항의 다른쪽에 접속하고, 다른쪽은 접지되어 있는 N채널 MOSFET를 구비할 수 있다.
상기 한쪽이 전원 전압과 접속하고, 다른쪽이 상기 공핍형 MOSFET의 게이트와 접속하는 P채널 MOSFET, 한쪽이 상기 P채널 MOSFET의 상기 다른쪽에 접속하고, 그 한쪽과 게이트가 도통해 있는 제1의 N채널 MOSFET, 한쪽이 상기 제1의 N채널 MOSFET의 다른쪽과 접속하고, 이 한쪽과 게이트가 도통해 있는 제2의 N채널 MOSFET, 및 한쪽이 상기 제2의 N채널 MOSFET의 다른쪽과 접속하고, 다른쪽은 접지되어 있는 제3의 N채널 MOSFET를 구비할 수 있다. 상기 한쪽이 전원 전압과 접속하고, 다른쪽이 상기 공핍형 MOSFET의 게이트와 접속하는 제1의 N채널 MOSFET, 한쪽이 상기 제1의 N채널 MOSFET의 상기 다른쪽과 접속하고, 이 한쪽과 게이트가 도통하는 제2의 N채널 MOSFET, 한쪽이 상기 제2의 N채널 MOSFET의 다른쪽과 접속하고, 이 한쪽과 게이트가 도통해 있는 제3의 N채널 MOSFET, 및 한쪽이 상기 제3의 N채널 MOSFET의 다른쪽과 접속하고, 다른쪽은 접지되어 있는 제4의 N채널 MOSFET를 구비할 수 있다. 상기 바이어스 발생 회로는 전원 전압과 상기 공핍형 MOSFET의 게이트 사이에 접속된 P채널 MOSFET를 구비할 수 있다.
입출력 회로가 고임피던스 입력 상태인 때에 기판 전위를 전원 전압보다 높게하고 또 입출력 단자에 고전압이 가해져도 그 전압을 출력 버퍼로 들어오기 전에 저하시키고, 또 미리 반도체 기판에 출력 버퍼를 구성하는 전압 레벨이 다른 복수의 MOS 트랜지스터를 형성해두고, 외부 전압 레벨이 맞는 전원 전압을 갖는 상기 트랜지스터로 들어오도록 하므로 출력 버퍼에 PN 접합에 대한 순방향 바이어스가 가해지는 일은 없다. 또 미리 반도체 기판에 입출력 버퍼를 구성하는 전압레벨에 맞는 전원 전압을 갖는 상기 트랜지스터에 외부 전압이 들어오도록 되므로 고압의 백게이트 전압(VBG)가 걸리지 않아서 속도 열화를 초래하지 않는다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
먼저 제1도 내지 제5도를 참조하여 제1실시예를 설명한다. 제1도는 반도체 기판에 형성된 반도체 집적회로의 입출력 회로이고, 제2도는 입출력 회로에 삽입되는 전압 공급 수단중 하나인 전압 전환 회로도이다. 종래와 마찬가지로 집적회로의 입출력 회로에는 그 내부 회로 소자와 같이 CMOS 회로를 이용하여 구성된다. 이 입출력 회로는 출력 버퍼(2)와 입력 버퍼(3)을 구비하고, 모두 입출력 단자(1)에 접속되어 있다. 입출력 단자(1)은 반도체 기판상에서는 패드 전극이라 해서 반도체 기판의 주변부에 복수개 형성된다. 이들 버퍼와 입출력 단자(1) 사이에는 필요에 따라 외부에서 가해지는 정전기 방전에 대한 보호 회로가 접속된다. 이 보호 회로에는 예를 들면 보호 저항(R1)과 보호 다이오드(D1)을 이용한다. 출력 버퍼(2)는 NMOS 트랜지스터(Q1)과 PMOS 트랜지스터(Q2)의 CMOS 구조로 이루어지고, 입력 버퍼(3)은 NMOS 트랜지스터(Q3)과 PMOS 트랜지스터(Q4)의 CMOS 구조로 구성된다. 출력 버퍼(2)의 PMOS 트랜지스터(Q2)의 게이트에는 신호 A가 인가되고, NMOS 트랜지스터(Q1)의 게이트에는 신호 B가 인가되도록 되어 있다.
출력 버퍼(2) 및 입력 버퍼(3)은 반도체 기판에 형성된 예를 들면, 게이트 어레이와 같은 집적 회로에 접속된다. 본 실시예에서는 입출력 회로에 PMOS 트랜지스터(Q2)의 기판 전위를 공급하는 전압 전환 회로(4)를 부가한 것을 특징으로 한다. 전압 전환 회로(4)는 출력 버퍼(2)에 인가되는 신호(A 및 B)에 의해 제어된다. 신호(A 및 B)가 전압 전환 회로(4)에 접속되고, 전압 전환 회로(4)는 공급 전압(Vcc1 및 Vcc2)를 PMOS 트랜지스터(Q2)의 기판 전위로서 공급한다. 아래의 표 2는 신호(A 및 B)의 신호 레벨에 따라 전압 전환 회로(4)의 어떤 값의 기판 전위가 공급되는지를 나타낸다. 출력 버퍼(2)에 인가되는 신호(A 및 B)는 표 2에 나타내는 바와 같이 그 레벨에 따라 입출력 회로의 입출력 상태를 형성한다. 즉 신호(A 및 B)가 모두 L레벨인 때는 이 입출력 상태는 H출력이고, 신호(A 및 B)가 H레벨인 때는 L출력이며, 그리고 신호 A가 H레벨이고 신호 B가 L레벨인 때는 고임피던스 입력 상태이다. 그리고, 전압 전환 회로는 H 또는 L출력인 때에 내부 회로의 전원 전압(Vcc1)을 공급하고, 고임피던스 입력 상태인 때에 Vcc1보다 높은 전압(Vcc2)를 공급한다.
종래 기술에서 외부 회로에서 전원 전압을 초과하는 입력이 있는 경우에 문제로 된 것은 입출력 회로가 고임피던스 입력 상태로 제한된다. 따라서, 표 2와 같이 입출력 회로가 고 임피던스 입력 상태에 있어서 전압 전환 회로가 전압(Vcc2)를 공급하고, 이 전압(Vcc2)를 예상되는 외부에서의 입력 전압보다 높게 설정해두면 PMOS 트랜지스터(Q2)의 드레인에 형성되는 PN 접합이 순방향으로 바이어스되는 일은 없으므로 입출력 회로는 정상 동작을 할 수 있다.
[표 2]
상기 전압 전환 회로는 입출력 회로의 소정 입력 상태에 적절한 공급 전압이 기판 전위로서 공급되면 기존의 어느 전환 회로를 이용해도 좋으나, 본 실시예에서는 제2도의 도시하는 바와 같이 MOS 트랜지스터 전달 게이트를 사용한다. 공급전압원(Vcc1 및 Vcc2)에는 스위칭 소자로서 각각 NMOS 트랜지스터(Q6 및 Q5)가 접속되어 이들 전압 중 어느 것이 기판 전위로서 공급되도록 되어 있다. 전환부는 NOT 회로 및 NAND 회로를 조합하여 전압을 전환한다. 신호 A는 NAND 회로에 접속하고, 그 출력은 Q6의 게이트에 접속하고, 그리고 Q5의 게이트에 NOT 회로를 통해서 접속한다. 따라서, 신호 A가 H레벨, 신호 B가 L레벨인 때는 Q5가 온, Q6이 오프로 되고, 기판 전위로서 Vcc2가 공급된다. 다른 입출력 상태에서는 Q5가 오프, Q6이 온으로 되고, 기판 전위로서 내부 회로와 동일한 전압(Vcc1)이 공급된다.
예를 들면, 출력이 3V와 5V인 집적 회로가 혼재하는 반도체 집적 회로 장치의 경우, Vcc1을 3V, Vcc2를 5V로서 본 발명을 적용한다.
제3도는 전압 전환 회로의 다른 예를 도시하는 것이다. 본 실시예에서는 제2도에서 공급 전압원(Vcc1 및 Vcc2)의 스위칭 소자에 MOS 트랜지스터를 이용하는데 비해 바이폴라 트랜지스터(B1및 B2)를 이용한다. CMOS-LSI의 내부보다 높은 공급 전압(Vcc2)는 전압 전환 장치를 이용하여 외부에서 공급할 수도 있다. 전원 전압으로 이용되는 전압(Vcc2)는 PMOS 트랜지스터의 기판 전위를 공급하기 위한 것이므로 큰 전력은 필요없다. 따라서, 집적 회로 내부에서 내부 전원 전압(Vcc1)을 승압할 수 있다. 제4도에 그 승압회로의 한 예를 도시한다. 이것은 차지 펌프 회로라 하고, 서로 역상인 펄스 ø1, ø2를 입력함으로서 Vcc1의 2배의 전압을 발생시킬 수 있으나, NMOS 트랜지스터(Q8 및 Q9)에 있어서 전압 강하가 있으므로 실제 승압 전압은 그것보다도 낮다. 펄스의 높이는 통상 0V보다도 높고, Vcc1보다 낮다. 이 회로는 내부 전원 전압(Vcc1), 캐패시터(C1 및 C2)에서 승합하여 전압(Vcc2)를 형성하고, 이것을 전압 전환 회로로 공급한다. 제5도는 제1도에 도시하는 전압 전환 회로(4)에 승압 회로(5)를 접속한 입출력 회로도이다. 내부 전원 전압(Vcc1)을 승압 회로(5)로 공급하여 높은 공급 전압(Vcc2)로 승압하여 전압 전환 회로(4)로 전원 전압으로서 공급한다.
다음에, 제6도 내지 제10도를 참조하여 제2실시예를 설명한다. 본 실시예는 본 발명을 D 트랜지스터를 갖는 인터페이스 회로를 입출력 회로에 구비한 반도체 집적 회로 장치에 적용한 것이다. 제6도는 반도체 기판에 형성된 반도체 집적 회로의 입출력 회로도이다. 종래와 마찬가지로 집적 회로의 입출력 회로에는 그 내부 회로 소자와 같이 CMOS 회로를 이용해서 구성된다. 이 입출력 회로는 출력 버퍼(2)와 입력 버퍼(3)을 구비하고, 모두 입출력 단자(1)에 접속된다. 입출력 단자(1)은 반도체 기판상에서는 패드 전극이라 하여 반도체 기판의 주변부에 복수개 형성된다. 이들 버퍼와 입출력 단자(1) 사이에는 필요에 따라 외부에서 가해지는 정전기 방전에 대한 보호 회로가 접속된다. 출력 버퍼(2)는 NMOS 트랜지스터(Q1)과 반도체 기판의 N웰에 형성되는 PMOS 트랜지스터(Q2)의 CMOS 구조로 이루어진다. 출력 버퍼(2)의 PMOS 트랜지스터(Q2)의 게이트에는 신호가 A가 인가되고, NMOS 트랜지스터(Q1)의 게이트에는 신호 B가 인가되도록 되어 있다. 출력 버퍼(2) 및 입력 버퍼(3)은 반도체 기판에 형성된 집적 회로에 접속된다. 입출력 단자(패드)(1)과 입출력 회로 사이에는 D 트랜지스터, 즉 공핍형 NMOS 트랜지스터(DT)가 접속된다.
소스가 입출력 단자(1)에, 드레인이 입출력 회로에 각각 접속되고, 게이트에는 전원 전압(Vcc)와 바이어스 발생 회로(6)이 접속된다. 그리고 전압 전환 회로(4)에 의해 양자중 어느 전압이 게이트에 인가되도록 되어 있다. 전압 전환 회로(4)는 PMOS 트랜지스터(Q2) 신호를 인가하는 신호 A에 의해 제어된다. D 트랜지스터(DT)는 본 실시예에 있어서 상반하는 2가지 동작을 한다. 하나는 예를 들면, 5V의 높은 전압을 입출력 단자를 통해 외부에서 입력한 때에 인가된 5V를 가능하면 전달하지 않고 입력 전압 Va를 낮게 억제하는 동작과 또 하나는 Vcc 출력시에는 역으로 내부 Vcc를 저하시키지 않고 외부로 전달해서 신호 진폭인 Vout를 확보하는 동작이다.
이와 같은 상반된 동작을 실현하기 위해 본 실시예에서는 인터페이스 회로에 바이어스 발생 회로에 전압 전환 회로를 접속해서 D 트랜지스터의 게이트를 입출력 상태에 따라 Vcc 또는 바이어스 발생 회로 출력인 중간 전압으로 전환하도록 한다. 그 결과 종래에는 문제로 되던 D 트랜지스터(DT)의 상반하는 기능을 최적 바이어스 조건에서 실현가능해진다. 즉, Vcc 출력시에는 종래와 마찬가지로 D 트랜지스터(DT)의 게이트를 Vcc로 전환하여 내부(Vcc)를 외부로 전달해서 예를 들면, 외부 회로에서의 5V 입력시에는 D 트랜지스터(DT)의 게이트를 바이어스 발생 회로의 중간 전압으로 전환해서 외부의 5V를 내부로 전달하기가 어렵게 한다.
이때, 이용하는 중간 전압은 D 트랜지스터(DT)의 게이트 산화막을 보호하기 위해 5V-3.6V=1.4V보다 낮게 할 수 없다. 이하, 종래예와 마찬가지로 전원(Vcc)3.3V±0.3V, 외부 신호 진폭 5V, 바이어스 회로 출력 2V로 해서 설명한다.
이때의 D 트랜지스터(DT)의 바이어스 상태를 제7도에 도시한다. 제7도는 D 트랜지스터(DT)의 바이어스 조건을 설명하는 회로도이다. 외부 회로에서의 5V 입력시에는 소스인 입출력 단자(패드)(1)에는 5V가, 게이트에는 바이어스 발생 회로(6)의 중간 전압인 2V가 인가된다. 따라서, 입력 전압(Va)는 2V-Vthd(Vcc)로 된다. 여기서, 제2항은 백 게이트(Vcc)가 인가되는 경우의 D 트랜지스터(DT)의 임계값 전압이다. 한편, Vcc 출력시에는 종래와 같이 소스, 드레인이 역전해서 소스와 게이트에 Vcc가 인가된 상태로 되고, Vout은 Vcc-Vthd(Vcc)로 된다. 결국 동일 소자를 다른 바이어스 조건에서 이용해서 Va는 가능한 한 낮게 억제하고, Vout는 가능한 한 높게 출력할 수 있다. 이 상태를 제8도의 회로 마진 맵에 도시한다. 가로축은 Vcc, 세로축은 Va 내지 Vout의 워스트 케이스를 나타낸다. 즉, Va의 워스트는 Vcc=3V인 때에 PMOS 트랜지스터(Q2)측 PN 접합의 순방향 바이어스 점인 3.3V이고, 따라서, Va는 3.3V를 넘어서는 안된다.
따라서, Vthd(3.0V)≥-1.3V이다. 한편 Vout의 워스트는 Vcc=3V인 때에 Voh=2.7V가 필요하다. 때문에 Vthd(3.0V)≤0.3V이다. 제9도는 D 트랜지스터(DT)의 임계값 전압의 마진을 도시한다. 가로축은 백 게이트 전압 내지 Vcc이고, 세로축은 임계값 전압(Vthd)를 나타낸다. Vcc=3V인 점에서 조정하면 D 트랜지스터(DT)의 임계값 전압에 허용되는 오차는 약 1.6V이다. 이것은 종래의 약 3배로 마진이 확대된 것으로, 제조 오차 및 동작 온도 범위 보증을 고려한 경우에도 충분한 값이다. 또한 이 방식에서는 동작 전원 전압 범위를 예를 들면, 2.7-3.6V로 확대할 수도 있다. 곡선 A는 출력 전압(Vout)가 2.7V 이상을 확보하기 위해 필요한 D 트랜지스터(DT)의 임계값 전압(Vthd)의 값을 곡선 B는 입력 전압(Va)를 3.6V보다 작게 하기 위해 필요한 상기 임계값 전압(Vthd)의 값을 나타낸다.
제10도는 바이어스 발생 회로(6)과 전압 전환 회로(4)의 한 예를 도시하는 회로도이다. 본 실시예에는 출력 버퍼(2)에 인가되는 신호(A 및 B)에 의해 상기 전압 전환 회로가 동작하는 것이 특징이다. 신호 A, 예를 들면 인에이블 신호(EN)은 NOT 회로에 접속되고, 그 출력은 NAND 회로의 한쪽 입력에 접속된다. 그리고, NAND 회로의 출력은 PMOS 트랜지스터(Q2)의 게이트에 접속된다. 한편, 신호 B, 예를 들면 데이타 신호(DAT)는 NAND 회로의 다른쪽 입력에 접속되고, NOR 회로의 한쪽 입력에 접속되어 있다. NOR 회로의 다른쪽 입력에는 신호 A가 접속되고, 그 출력은 NMOS 트랜지스터(Q1)의 게이트에 접속된다. 신호 A는 전압 전환 회로(4)의 조작 신호로서도 이용되고, 전압 전환 회로의 스위칭 소자로서 이용되는 PMOS 트랜지스터(P1)및 NMOS 트랜지스터(N1)의 게이트에 각각 접속된다. PMOS 트랜지스터(P1)의 드레인은 전원 전압(Vcc)에 접속되고, 소스는 D 트랜지스터(DT)의 게이트에 접속되어 있다. NMOS 트랜지스터(N1)의 드레인은 저항(R2 및 R3)을 통해 전원 전압(Vcc)에 접속되고, 소스는 GND 전위로 되어 있다. PMOS 트랜지스터(P1)의 소스와 D 트랜지스터(DT)의 게이트 사이는 저항(R2 및 R3)의 중간에 접속되어 약 2V인 중간 전압이 D 트랜지스터(DT)의 게이트에 걸리도록 되어 있다.
이와 같은 구성에서 입출력 회로를 고임피던스 상태로 하는 것은 PMOS 트랜지스터(Q2) 및 NMOS 트랜지스터(Q1)을 모두 오프해야 하고, 그러기 위해서는 NAND 회로의 출력을 H 레벨, NOR 회로의 출력을 L 레벨로 한다. 따라서, 이때 외부 회로에서 5V 입력시에는 인에이블 신호[EN(A)] 및 데이타 신호[DAT(B)]는 모두 H 레벨로 하고, 그때 외부 회로에서 입출력 단자(패드)(1)을 통해 5V가 입력된다.
이러한 입력 상태인 때에, 동시에 바이어스 발생 회로(6)중의 PMOS 트랜지스터(P1)은 오프하고, NMOS 트랜지스터(N1)은 온하고, 또 D 트랜지스터(DT)의 게이트에는 전원 전압(Vcc)를 저항 분할(R2 및 R3)한 중간 전압 약 2V가 인가된다. 때문에 패드(1)에 다른 전원 신호 전위 5V가 인가되어도 반도체 기판 내부에는 입력 전압(Va)로서 2V-Vthd 밖에 전달되지 않는다.
한편, Vcc 출력시에는 PMOS 트랜지스터(Q2)를 온, NMOS 트랜지스터(Q1)을 오프로 하므로 인에이블 신호(EN)은 L 레벨, 데이타 신호(DAT)는 H 레벨로 해야 한다. 따라서, NAND 회로 및 NOT 회로의 출력은 모두 L 레벨로 해서 푸시풀 출력 버퍼(2)를 H 레벨 출력 상태로 한다. 이때, L 레벨의 인에이블 신호(EN)은 바이어스 발생 회로(6)의 NMOS 트랜지스터(N1)은 오프하고, PMOS 트랜지스터(P1)은 온하고, 그 결과 D 트랜지스터(DT)의 게이트에는 전원 전압(Vcc)가 인가된다. 그래서, 바이어스의 H 출력이 모두 바이어스된 D 트랜지스터(DT)를 경유해서 패드(1)로 전달된다. 이상과 같이 D 트랜지스터(DT)의 게이트는 출력시에 Vcc로 고정되고, 입력시에는 중간 전압은 약 2V로 전환된다. 본 실시예에서는 바이어스 발생회로에 있어서 저항 전압을 이용했으나, 다이오드, 용량 또는 다이오드 접속한 트랜지스터로도 실현가능하다.
다음에 제11도를 참조해서 바이어스 발생 회로 및 전압 전환 회로의 다른 예를 설명한다. 입출력 회로는 제10도와 동일하게 구성된다. PMOS 트랜지스터(P1)의 드레인은 전원 전압(Vcc)에 접속되고, 소스는 D 트랜지스터(DT)의 게이트에 접속된다. NMOS 트랜지스터(N1)의 드레인은 NMOS 트랜지스터(N3 및 N2)를 통해 상기 P1의 소스에 접속되고, 소스는 GND 전위로 된다. 상기 N2, N3은 각각 게이트, 드레인 사이가 접속된다. 이와 같은 구성에 있어서 외부 회로에서 패드(1)을 통해 5V 입력되는 때는 입출력 회로가 고임피던스 입력 상태이고, 인에이블 신호[EN(A)]는 H 레벨이다. 때문에 NAND 회로, NOR 회로의 출력은 각각 H와 L 레벨로 고정되고, 출력 버퍼의 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q1)은 모두 오프로 된다. 이 상태에서 인에이블 신호(EN)은 바이어스 발생 회로(6)의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트에 각각 접속해 있으므로, P1은 오프하고, N1은 온한다. 이 상태에서 패드(1)로 외부에서 5V가 인가되면 D 트랜지스터(DT)의 게이트는 미러 용량(Cm)에 의해 그 전위가 상승한다.
그러나, 이 전위가 다이오드 접속된 NMOS 트랜지스터 2단 분(N2,N3)의 임계값(백 게이트 효과를 위해 약 2V)까지 상승하면 이들 NMOS 트랜지스터(N1,N2 및 N3)가 온해서 그 전위를 약 2V에서 클램프한다. 그 결과, 패드(1)에 다른 전원 신호 전위 5V가 인가되어도 반도체 기판 내부에는 입력 전압(Va)로서 2V-Vthd만 전달된다. 한편 Vcc 출력시에는 인에이블 신호(EN)은 L 레벨, 데이타 신호(DAT)는 H 레벨이다. 때문에 NAND 회로 및 NOR 회로의 출력은 모두 L 레벨로 되고, 푸시풀 출력 버퍼(2)는 H 출력 상태로 된다. 동시에 바이어스 발생 회로(6)의 NMOS 트랜지스터(N1)은 오프하고, PMOS 트랜지스터(P1)은 온해서 D 트랜지스터(DT)의 게이트에는 전원 전압(Vcc)가 인가된다. 이러한 출력 버퍼(2)의 H 출력이 모두 바이어스된 D 트랜지스터(DT)를 경유해서 패드(1)로 전달된다. 이상과 같이 D 트랜지스터(DT)의 게이트는 출력시에 Vcc로 고정되고, 입력시에 NMOS 트랜지스터의 2단 분의 임계값 약 2V로 전환된다. 이와 같은 구성인 경우, 바이어스 발생 회로에 있어서 항상 P1 내지 N1중 어느 것이 오프이기 때문에 정상적으로 흐르는 전류를 막을 수 있어서 제19도의 경우 보다도 저소비 전류를 실현할 수 있다. 이 예에서는 바이어스 발생 회로에 있어서 다이오드 접속한 Tr을 이용했으나 다이오드로도 실현가능하다.
다음에 제12도를 참조하여 바이어스 발생 회로 및 전압 전환 회로의 다른 예를 설명한다. 입출력 회로는 제10도와 동일한 구성이다. NMOS 트랜지스터(N4)의 드레인은 전원 전압(Vcc)에 접속되고, 소스는 D 트랜지스터(DT)의 게이트에 접속된다. 그리고, NMOS 트랜지스터(N1,N2 및 N3)이 상기 N4에 다이오드 접속된다. 상기 N2, N3은 각각 게이트, 드레인 사이에 접속된다. 이와 같은 구성에서 외부 회로에서 패드(1)을 통해 5V 입력된 때는 입출력 회로가 고임피던스 입력 상태이고, 그때 인에이블 신호(EN(A))는 H 레벨이다. 따라서, NAND 회로, NOR 회로의 출력은 각각 H와 L 레벨로 고정되고, 출력 버퍼(2)의 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q1)은 모두 오프로 된다. 이 상태에 있어서 인에이블 신호(EN)은 바이어스 발생 회로(6)의 NMOS 트랜지스터(N1)의 게이트에 접속하고, NOT 회로의 출력은 NMOS 트랜지스터(N1)의 게이트에 각각 접속되어 있으므로 N4는 오프하고, N1은 온한다.
이때, 패드(1)로 외부에서 5V가 인가되면 D 트랜지스터(DT)의 게이트는 미러 용량(Cm1)에 의해 그 전위가 상승한다. 그러나, 이 전위가 다이오드 접속된 NMOS 트랜지스터 2단 분(N2 및 N3)의 백 게이트 효과에 의해 2V로 되어 있는 임계값까지 상승하면 이들 N1, N2, N3가 온해서 그 전위를 약 2V로 클램프한다. 때문에 패드(1)에 다른 전류 신호 전위 5V가 가해져도 반도체 기판 내부에는 입력 전압(Va)로서 2V-Vthd만 전달된다. 한편, Vcc 출력시에는 인에이블 신호(EN)은 L 레벨, 데이타 신호(DAT)는 H 레벨이므로, 바이어스 발생 회로(6)의 N1은 오프하고, N4는 온하며, D 트랜지스터(DT)의 게이트에는 전원 전압(Vcc)에서 N4의 임계값 만큼 저하한 전위가 인가된다. 이때, NAND 회로 및 NOR 회로의 출력은 모두 L 레벨로 되고, 푸시풀 출력 패드(2)는 H 출력 상태로 된다. 그 결과, D 트랜지스터(DT)의 게이트는 미러 용량(Cm2)에 의해 그 전위가 2Vcc-Vth 근처까지 상승한다. 그래서, D 트랜지스터(DT)가 충분히 저임피던스인 상태에서 출력 버퍼로부터 H 출력이 패드(1)로 전달된다.
이상과 같이 D 트랜지스터(DT)의 게이트는 Vcc 출력시에는 2Vcc-Vth로, 입력시에는 NMOS 트랜지스터 2단분의 임계값 전압 약 2V로 전환된다. 이와 같은 구성을 취한 경우, 바이어스 발생 회로에서 항상 N4 내지 N1중 어느 것이 오프되고 있기 때문에 정상적으로 흐르는 전류를 방지할 수 있어서, 제10도의 경우보다도 저소비 전류화할 수 있다. 또 Vcc 출력시에는 저항으로 되는 D 트랜지스터(DT)의 임피던스를 충분히 낮은 상태로 억제할 수 있다. 이 예에서는 바이어스 발생 회로에서 다이오드 접속한 트랜지스터를 이용했으나 다이오드로도 실현가능하다.
다음에 제13도를 참조하여 바이어스 발생 회로 및 전압 전환 회로의 다른 예를 설명한다. 입출력 회로는 제10도와 동일한 구성이다. 여기서는 PMOS 트랜지스터(P1)의 드레인이 전원 전압(Vcc)에 접속되고, 소스는 D 트랜지스터(DT)의 게이트에 접속된다. 이와 같은 구성에서 외부 회로에서 패드(1)을 통해 5V 입력된 때는 입출력 회로가 고임피던스 입력 상태이고, 그때 인에이블 신호[EN(A)]는 H 레벨이다. 때문에 NAND 회로, NOR 회로의 출력은 각각 H와 L 레벨로 고정되고, 출력 버퍼(2)의 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q1)은 모두 오프로 된다. 이 상태에서 바이어스 발생 회로(6)의 PMOS 트랜지스터(P1)의 게이트는 NAND 회로의 출력에 NOT 회로를 통해 접속되고 있어서, D 트랜지스터(DT)의 게이트에 삽입된 PMOS 트랜지스터(P1)은 온해서 그 전위를 Vcc로 고정한다. 때문에 패드(1)에 외부에서 다른 전원 신호 전위 5V가 가해져도 반도체 기판 내부에는 입력 전압(Va)으로서 Vcc-Vthd만 전달된다.
이때, D 트랜지스터(DT)의 임계값(Vthd)는 Va의 값이 3.6V를 초과하지 않도록 설정하면 된다. 한편, Vcc 출력시에는 인에이블 신호(EN)은 L 레벨이고, 데이타 신호(DAT)는 H 레벨이다. 때문에 NAND 회로 및 NOR 회로 출력은 모드 L 레벨로 되므로, PMOS 트랜지스터(P1)이 오프하고, D 트랜지스터(DT)의 게이트는 고임피던스 상태로 되며, 푸시풀 출력 버퍼(2)는 H 출력 상태로 된다. 그 결과, D 트랜지스터(DT)의 게이트 미러 용량(Cm2)에 의해 그 전위가 Vcc+Vth 근처까지 상승한다. 그래서, D 트랜지스터(DT)가 저 임피던스 상태에서 출력 버퍼(2)의 H 출력이 패드(1)로 전달된다. 이상과 같이 D 트랜지스터(DT)의 게이트는 Vcc 출력시에는 Vcc+Vth로, 입력시에는 전원 전압 Vcc로 전환된다. 이와 같은 구성을 취한 경우, 정상적으로 흐르는 전류를 방지할 수 있어서, 제10도의 경우보다도 저소비 전류화가 가능하다. 또 Vcc 출력시에는 저항으로 되는 D 트랜지스터(DT)의 임피던스를 낮은 상태로 억제가능하다.
본 발명은 실리콘 반도체에 한하지 않고, GaAs 등 다른 기존의 반도체에도 적용가능하다. 본 발명은 제2실시예의 전압 전환 회로를 제1실시예에 적용하는 등 각 실시예를 적절히 조합가능하다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 참조 부호는 본원 발명의 이해를 돕기 위한 것으로, 본 발명의 기술적 내용을 도면에 도시한 실시예로 한정하는 것은 아니다.
이상과 같은 구성으로 본 발명은 전원 전압이 다른 집적 회로 상호간의 신호를 신뢰성 있게 접속가능하다. 또 백 게이트 효과에 의한 속도 저하가 없는 고속 입출력 회로를 형성할 수 있다.

Claims (12)

  1. 반도체 기판, 상기 반도체 기판에 형성된 입출력 단자(1), 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고, CMOS 구조를 갖는 출력 버퍼(2)를 구비한 입출력 회로, 상기 반도체 기판에 형성되어 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 출력 버퍼에 대해 그 출력 전압을 초과하는 입력 전압이 걸리는 경우 상기 입출력 단자에서 전합순방향 전류의 유입을 방지하는 수단을 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 기판, 상기 반도체 기판에 형성된 입출력 단자(1), 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고, CMOS 구조를 갖는 출력 버퍼(2)를 구비한 입출력 회로, 상기 반도체 기파에 형성되어 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 출력 버퍼를 구성하는 MOSFET의 기판 전극에 2종류 이상의 전압을 공급하는 전압 전환 회로(4)를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 전압 전환 회로는 소스 전극이 서로 접속되어 상기 기판 전극에 접속되고, 드레인 전극이 크기가 다른 소정의 전압원(Vcc1 및 Vcc2)에 각각 접속된 복수의 MOSFET(Q5 및 Q6)으로 구성되고, 상기 MOSFET중 하나가 도통하도록 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 전압 전환 회로는 상기 출력 버퍼로 공급되는 신호(A 및 B)에 따라 상기 MOSFET중 하나가 도통하도록 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제3항 또는 제4항에 있어서, 상기 전압 전환 회로가 그 출력에 접속되어 있는 전압 전환 회로(5)를 구비하고, 발생하는 전압을 상기 전압원으로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 기판, 상기 반도체 기판에 형성된 입출력 단자(1), 상기 반도체 기판에 형성되어 상기 입출력 단자에 접속되고, CMOS 구조를 갖는 출력 버퍼(2)를 구비한 입출력 회로, 상기 반도체 기판에 형성되고 상기 입출력 회로에 접속된 반도체 집적 회로 소자, 및 상기 입출력 단자와 출력 버퍼 출력 사이에 접속되어 게이트 전압을 가변시키는 공핍형 MOSFET(DT)를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 전압 전환 회로(4)와 바이어스 발생 회로(6)을 상기 공핍형 MOSFET의 게이트에 접속되어 상기 게이트 전압을 가변시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서, 상기 전압 전환 회로는 상기 출력 버퍼로 공급되는 신호(A 및 B)에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제7항 또는 제8항에 있어서, 상기 바이어스 발생 회로는 전원 전압과 상기 공핍형 MOSFET의 게이트 사이에 접속된 P 채널 MOSFET(P1), 한쪽이 상기 전원 전압에 접속하고 다른쪽이 상기 게이트에 접속되어 있는 제1저항(R2), 한쪽이 상기 제1저항의 상기 다른쪽에 접속되어 있는 제2저항(R3), 및 한쪽이 상기 제2저항의 다른쪽에 접속되고, 다른쪽은 접지되어 있는 것을 특징으로 하는 N 채널 MOSFET(N1)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제7항 또는 제8항에 있어서, 상기 바이어스 발생 회로는 한쪽이 전원 전압과 접속되고, 다른쪽이 상기 공핍형 MOSFET의 게이트와 접속되어 있는 P 채널 MOSFET(P1), 한쪽이 상기 P 채널 MOSFET의 상기 다른쪽과 접속되고, 이 한쪽과 게이트가 도통해 있는 제1의 N 채널 MOSFET(N3), 한쪽이 상기 제1의 N 채널 MOSFET의 다른쪽과 접속되고, 이 한쪽과 게이트가 도통해 잇는 제2의 N 채널 MOSFET(N2), 및 한쪽이 상기 제2의 N 채널 MOSFT의 다른쪽과 접속되고, 다른쪽은 접지되어 있는 제3의 N 채널 MOSFET(N1)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제7항 또는 제8항에 있어서, 상기 바이어스 발생 회로는 한쪽이 전원 전압과 접속되고, 다른쪽이 상기 공핍형 MOSFET의 게이트와 접속되어 있는 제1의 N 채널 MOSFET(N4), 한쪽이 상기 제1의 N 채널 MOSFET의 상기 다른쪽과 접속하고, 이 한쪽과 게이트가 도통해 있는 제2의 N 채널 MOSFET(N3), 한쪽이 상기 제1의 N 채널 MOSFET의 다른쪽과 접속하고, 이 한쪽과 게이트가 도통해 있는 제3의 N 채널 MOSFET(N2), 한쪽이 상기 제1의 N 채널 MOSFET의 상기 다른쪽과 접속하고, 이 한쪽과 게이트가 도통해 있는 제4의 N 채널 MOSFET를 구비하는 것을 특징으로 하는 반도체 직접 회로 장치.
  12. 제7항 또는 제8항에 있어서, 상기 바이어스 발생 회로는 전원 전압과 상기 공핍형 MOSFET의 게이트 사이에 접속된 P채널 MOSFET(P1)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
KR1019930005054A 1992-03-31 1993-03-30 반도체 집적 회로 장치 KR960003374B1 (ko)

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