KR100644224B1 - 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버 - Google Patents

누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버 Download PDF

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Abstract

누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는 불휘발성 반도체 메모리 장치의 블락 드라이버가 게시된다. 본 발명의 출력신호를 인에이블하는 인에이블부를 구비한다. 그리고, 상기 인에이블부는 제어노드와 출력신호 사이에 형성되는 제어 피모스 트랜지스터를 포함한다. 그리고, 상기 제어 피모스 트랜지스터의 벌크에 인가되는 벌크 전압은 상기 제어 피모스 트랜지스터의 소스단인 제어노드보다 높은 전압 레벨을 가진다. 본 발명의 레벨 쉬프트 및 이를 포함하는 블락 드라이버에 의하면, 상기 승압전압으로부터 상기 블락워드신호로의 누설전류가 현저히 감소되어, 전체적인 소모전류의 크기가 감소된다. 또한, 선택되는 블락과 인접한 블락에서의 N-WELL 간의 전압차가 현저히 감소되어, N-WELL 간의 간격이 감소될 수 있다.
쉬트팅, 누설전류, 불휘발성, 메모리, 벌크전압, 디플리션

Description

누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는 불휘발성 반도체 메모리 장치의 블락 드라이버{LEVEL SHIFTER FOR REDUCING LEAKAGE CURRENT AND BLOCK DRIVER IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 블락 드라이버에 내장되는 레벨 쉬프트를 나타내는 도면이다.
도 2a는 불휘발성 반도체 메모리 장치의 워드라인과 비트라인에 연결되는 하나의 메모리셀의 전형적인 구조를 나타내는 도면이다.
도 2b는 하나의 메모리셀의 문턱전압(threshold voltage) 특성을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 블락 드라이버를 설명하기 위한 도면이다.
도 4는 도 3의 레벨 쉬프트를 구체적으로 나타내는 도면이다.
도 5는 본 발명의 레벨 쉬프트에 의한 누설전류의 감소를 설명하기 위한 도면이다.
도 6은 본 발명의 레벨 쉬프트 및 블락 드라이버를 채용하는 불휘발성 반도 체 메모리 장치에서, 선택되는 블락 및 이와 인접한 블락의 N-WELL에 인가되는 전압의 차이를 설명하기 위한 도면이다.
도 7은 도 3의 워드라인 구동회로를 나타내는 도면이다.
도 8은 본 발명의 다른 일실시예에 따른 레벨 쉬프트를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 인에이블부 120: 디스에이블부
111: 쉬프팅 수단 115: 벌크전압 발생수단
Nsh: 쉬프팅전압단 Nc: 제어노드
Vbulk: 벌크전압
/XDEC: 디코딩 신호 BLKWL: 블락워드신호
VIN: 입력신호 VOUT: 출력신호
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 일방향 스윙전압을 쉬프팅(shifting)시키는 레벨 쉬프트 및 이를 포함하는 블락 드라이버에 관한 것이다.
일반적으로 불휘발성 반도체 메모리 장치는 데이터를 저장하기 위한 다수개 의 메모리셀들을 포함한다. 데이터 프로그램 동작시에, 선택되는 메모리셀의 워드라인에는, 높은 전압레벨의 프로그램 전압(예컨데, 23.5V)이 제공된다. 이 경우, 선택되는 메모리셀의 워드라인에 프로그램 전압을 전송하기 위한 전송 트랜지스터는, 상기 프로그램 전압 이상의 고전압인 승압전압(예컨데, 25V)으로 쉬프팅되는 블락워드신호에 의하여 게이팅되는 것이 요구된다.
한편, 상기 블락워드신호는 상기 프로그램하고자 하는 메모리셀이 포함되는 메모리 블락을 선택하는 디코딩 신호에 따라 활성화된다. 이때, 상기 디코딩 신호의 풀업전압은 전원전압이다. 그러므로, 블락워드신호를 발생하는 블락 드라이버에는, 상기 승압전압의 풀업전압을 가지는 블락워드신호를 발생하기 위하여, 레벨 쉬프트가 내장되는 것이 일반적이다.
도 1은 종래의 블락 드라이버에 내장되는 레벨 쉬프트를 나타내는 도면이다. 도 1의 레벨 쉬프트에서, 디코딩 신호(/XDEC)가 접지전압(VSS)으로 구동될 때, 상기 블락워드신호(BLKWL)는, 앤모스 트랜지스터(13) 및 피모스 트랜지스터(15)를 통하여, 승압전압(VPP)으로 인에이블된다. 그리고, 상기 디코딩 신호(/XDEC)가 전원전압(VDD)으로 구동될 때, 상기 블락워드신호(BLKWL)는 디스에이블부(11)에 의하여 접지전압(VSS)으로 디스에이블된다.
이때, 상기 앤모스 트랜지스터(13)는 디플리션 타입의 트랜지스터이다. 그러므로, 상기 앤모스 트랜지스터(13)에 접지전압(VSS)에 가까운 전압이 인가되더라도, 소정량의 전류가 흐르게 된다. 따라서, 상기 피모스 트랜지스터(15)는, 상기 출력신호(VOUT)의 디스에이블시에, 높은 문턱전압(threshold voltage)을 가지도록 설계되는 것이 요구된다. 이와 같은 높은 문턱전압의 상기 피모스 트랜지스터(15)에 의하여, 상기 승압전압(VPP)과 상기 블락워드신호(BLKWL) 사이의 누설전류를 최소화할 수 있다.
그런데, 도 1의 레벨 쉬프트에서는, 피모스 트랜지스터(15)의 벌크에는, 상기 디플리션 앤모스 트랜지스터(13)와 상기 피모스 트랜지스터(15)의 공통접합단자(N14)가 연결된다. 즉, 피모스 트랜지스터(15)의 벌크에는, 상기 출력신호(VOUT)의 디스에이블시에, 상기 디플리션 앤모스 트랜지스터(13)의 문턱전압(Vtn1)(예를 들어, 2.5V)이 인가된다. 이때, 상기 피모스 트랜지스터(15)의 문턱전압(Vtp)는 -0.7V 정도가 된다. 참고로, 상기 블락워드신호(BLKWL)가 승압전압(VPP)으로 인에이블되는 경우에는, 상기 피모스 트랜지스터(15)의 벌크에는 상기 승압전압(VPP)이 인가된다.
결과적으로, 도 1의 상기 피모스 트랜지스터(15)는 상대적으로 낮은 문턱전압을 가지게 되며, 이에 따라 상대적으로 큰 서브 문턱전압 전류(sub-threshold current)가 발생되게 된다. 특히, 불휘발성 반도체 메모리 장치의 동작전압인 전원전압(VDD)의 레벨이 1.8V 정도로 낮아지는 경우에는, 도 1의 상기 피모스 트랜지스터(15)는 턴온(turn-on) 상태에 이르게 되며, 상기 디플리션 앤모스 트랜지스터(13)와 상기 피모스 트랜지스터(15)를 통하여 흐르는 전류(I1 참조)는 매우 크게 된다.
따라서, 종래의 레벨 쉬프트 및 이를 포함하는 블락 드라이버는, 큰 누설전류가 발생되어서, 전체적으로 큰 전류소모가 발생되는 문제점을 지닌다.
본 발명의 목적은 누설전류를 감소하여 전체적인 전류소모를 저감시킬 수 있는 레벨 쉬프트 및 이를 포함하는 블락 드라이버를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 일방향 스윙전압이 전원전압인 입력신호에 대하여 일방향 스윙전압이 양(+)의 승압전압으로 쉬프팅되는 출력신호를 발생하는 레벨 쉬프트에 관한 것이다. 본 발명의 레벨 쉬프트는 상기 입력신호에 응답하여, 상기 출력신호를 인에이블하는 인에이블부; 및 상기 입력신호에 응답하여, 상기 출력신호를 디스에이블하는 디스에이블부를 구비한다. 그리고, 상기 인에이블부는 상기 승압전압을 수신하는 쉬프팅전압단; 소정의 제어노드; 상기 출력신호를 상기 승압전압으로 인에이블하기 위하여, 상기 승압전압과 전압차가 상기 출력신호의 전압보다 작은 전압레벨을 상기 제어노드에 제공하도록 구동되는 쉬프팅수단으로서, 상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 제어되는 상기 쉬프팅수단; 상기 제어노드와 상기 출력신호 사이에 형성되며, 상기 입력신호에 응답하여 게이팅되는 게이팅되는 제어 피모스 트랜지스터; 및 소정의 벌크 전압을 상기 제어 피모스 트랜지스터의 벌크로 발생하기 위한 벌크전압 발생수단으로서, 상기 벌크 전압은 상기 승압전압과 전압차가 상기 제어노드보다 작은 전압 레벨을 가지는 상기 벌크전압 발생수단을 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 수신되는 어드레스에 따라 양의 승압전압으로 쉬프팅되는 블락워드신호를 발생하는 불휘발성 반도체 메모리 장치의 블락 드라이버에 관한 것이다. 본 발명의 블락 드라이버는 일방향 스윙전압이 전원전압인 디코딩 신호에 대하여, 일방향 스윙전압이 상기 승압전압으로 레벨 쉬프팅되는 블락워드신호를 발생하는 레벨 쉬프트로서, 궁극적으로 상기 승압전압을 상기 블락워드신호로 전송하는 제어 피모스 트랜지스터를 포함하는 상기 레벨 쉬프트; 및 상기 어드레스에 따른 상기 디코딩 신호를 발생하는 디코딩블락을 구비한다. 그리고, 상기 제어 피모스 트랜지스터의 벌크에는 상기 블락워드신호의 디스에이블시에 소스단자의 전압보다 높은 레벨의 전압이 인가된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 기술하기에 앞서, 본 발명이 적용될 수 있는 불휘발성 반도체 메모리 장치의 메모리셀의 기본적인 구조 및 프로그램 원리가 기술된다. 도 2a는 불휘발성 반도체 메모리 장치의 워드라인과 비트라인에 연결되는 하나의 메모리셀의 전형적인 구조를 나타내며, 도 2b는 하나의 메모리셀의 문턱전압(threshold voltage) 특성을 나타낸다. 그러나, 도 2a 및 도 2b에 도시되는 예는 단지 일례일 뿐이며, 본 발명의 범위를 어떠한 방법으로 제한 및/또는 한정하는 것이 아님을 명확히 이해해야만 한다.
도 2a 및 도 2b를 참조하면, 메모리셀은 기판(substrate, 3)의 표면상에 위치되는 소오스 영역(source region, 4)과 드레인 영역(drain region, 5)을 포함한다. 도 2a에서 상기 기판(3)은 P형이고, 상기 소오스 영역(4)과 상기 드레인 영역(5)은 N+형이다. 게이트 구조는 상기 소오스 영역(4)과 상기 드레인 영역(5) 사이로 정의되는 채널 영역(channel region)의 상부에 정렬된다. 상기 게이트 구조는 플로팅 게이트(1; floating gate)와 제어 게이트(2; control gate)를 포함한다. 미도시되었지만, 터널링 유전체층(tunneling dielectric layer)이 상기 플로팅 게이트(1)와 기판(3)의 표면 사이에 삽입되고, 다른 박막 산화층(thin oxide layer)(혹은, 제어 유전체층)이 상기 플로팅 게이트(1)와 상기 제어 게이트(2) 사이에 삽입된다. 도시된 예에서, 드레인 전압(Vd)은 비트라인(BL)으로부터 공급되고, 제어 게이트(2)의 전압(Vcg)은 워드라인(WL)으로부터 공급되며, 소오스 전압(Vs)은 접지전압(VSS)과 같은 기준전위에 연결된다.
상기 메모리셀의 문턱전압은 저장된 논리값을 정의한다. 즉, 상기 메모리셀이 초기상태(또한, '소거 상태'로 불림)에 있는 경우에는, 도 2b에 도시되는 바와 같이, 상대적으로 낮다. 반면에 메모리셀이 프로그램 상태에 있는 경우에는, 상기 문턱전압(Vth)는 상대적으로 높다.
메모리셀을 초기상태에서 프로그램 상태로 변환(프로그램)하기 위하여, 파울 러-노드하임 터널링(Foweler-Nordheim tunneling, 이하, 'FN 터널링'이라 함)으로 널리 알려진 프로세스가 이용된다. 이 프로세스를 간략히 설명하면, 비교적 큰 양(+)의 전위차가 제어 게이트(2)와 기판(Psub) 사이에서 생성되고, 기판(Psub) 상의 채널 내에 여기된 전자들(excited electrons)은 상기 플로팅 게이트(1)에 트랩(trapped)된다. 이러한 음(-)으로 차아지된(charged) 전자들은 상기 메모리셀의 문턱전압을 증가시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 블락 드라이버를 설명하기 위한 도면이다. 본 발명의 블락 드라이버는 레벨 쉬프트(100) 및 디코딩 블락(200)을 포함하며, 수신되는 어드레스(ADD)에 따라 쉬프팅전압인 양의 승압전압(VPP)(예를 들어, 25V)으로 인에이블되는 블락워드신호(BLKWL)를 발생한다.
상기 블락워드신호(BLKWL)는 워드라인 구동회로(300)에 제공되며, 그리고, 상기 워드라인 구동회로(300)는 워드라인 인에이블 신호(WEN<1:32>)의 전압레벨을 메모리 블락(400)의 메모리셀들을 구동하는 워드라인(WL<1:32>)으로 제공한다. 이때, 프로그램하고자 하는 메모리셀을 구동하는 워드라인(WL)에 대응하는 워드라인 인에이블 신호(WEN)은 프로그램 전압(Vpgm)을 가진다.
상기 레벨 쉬프트(100)는 상기 디코딩 블락(200)으로부터 제공되는 디코딩 신호(/XDEC)를 입력신호(VIN)로 하며, 상기 워드라인 구동회로(300)로 제공되는 블락워드신호(BLKWL)를 출력신호(VOUT)로 한다. 그리고, 상기 블락워드신호(BLKWL)는 상기 디코딩 신호(/XDEC)에 따른 전압레벨을 가진다. 이때, 상기 디코딩 신호(/XDEC)는 접지전압(VSS)(예를 들어, 0V)과 전원전압(VDD)(예를 들어, 1.7V) 사이를 스윙하는 신호로서, 전원전압(VDD)의 일방향 스윙전압을 가진다. 반면에, 상기 블락워드신호(BLKWL)는 접지전압(VSS)과 승압전압(VPP) 사이를 스윙하게 되는 신호로서, 승압전압(VPP)의 일방향 스윙전압을 가진다. 결과적으로, 상기 블락워드신호(BLKWL)는 상기 디코딩 신호(/XDEC)에 대하여, 일방향 스윙전압이 상기 전원전압(VDD)에서 상기 승압전압(VPP)으로 레벨 쉬프팅된다.
상기 레벨 쉬프트(100)는 제어 피모스 트랜지스터(113)를 포함한다. 상기 제어 피모스 트랜지스터(113)는, 상기 블락워드신호(BLKWL)의 인에이블시에, 궁극적으로 상기 승압전압(VPP)을 상기 블락워드신호(BLKWL)로 제공하도록 구동된다. 또한, 상기 제어 피모스 트랜지스터(113)는, 상기 블락워드신호(BLKWL)의 디스에이블시에는, 상기 승압전압(VPP) 쪽과 상기 블락워드신호(BLKWL) 사이의 연결을 차단하도록 구동된다.
본 발명에서는, 상기 블락워드신호(BLKWL)의 디스에이블시에, 상기 제어 피모스 트랜지스터(113)의 벌크에는, 소스단자의 전압(Vs)보다 높은 벌크 전압(Vbulk)이 인가된다는 점이 주목되며, 이에 대해서는 추후에 자세히 기술된다.
상기 디코딩 블락(200)은 상기 어드레스(ADD)에 따른 상기 디코딩 신호(/XDEC)를 발생한다. 상기 디코딩 신호(/XDEC)는, 상기 메모리 블락(400)을 특정하는 어드레스(ADD)가 발생되면, 전원전압(VDD)에서 접지전압(VSS)으로 제어된다. 이때, 상기 블락워드신호(BLKWL)는 접지전압(VSS)에서 승압전압(VPP)으로 제어된다.
도 4는 도 3의 레벨 쉬프트(100)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 레벨 쉬프트(100)는 인에이블부(110) 및 디스에이블부(120)를 구비한다. 상기 인에이블부(110)는, 상기 디코딩 신호(/XDEC)가 접지전압(VSS)으로 구동될 때, 상기 블락워드신호(BLKWL)를 승압전압(VPP)으로 인에이블한다. 그리고, 상기 디스에이블부(120)는, 상기 디코딩 신호(/XDEC)가 전원전압(VDD)으로 구동될 때, 상기 블락워드신호(BLKWL)를 접지전압(VSS)으로 디스에이블한다.
상기 인에이블부(110)는 구체적으로 쉬프팅전압단(Nsh), 제어노드(Nc), 쉬프팅수단(111), 제어 피모스 트랜지스터(113) 및 벌크전압 발생수단(115)을 구비한다. 상기 쉬프팅전압단(Nsh)을 통하여, 쉬프팅전압인 상기 승압전압(VPP)이 수신된다.
상기 쉬프팅 수단(111)은 상기 블락워드신호(BLKWL)를 상기 승압전압(VPP)으로 인에이블하기 위하여, 상기 쉬프팅전압단(Nsh)과 상기 제어노드(Nc) 사이에 형성된다. 그리고, 상기 쉬프팅수단(111)은 상기 블락워드신호(BLKWL)에 의하여 게이팅된다. 상기 쉬프팅 수단(111)에 의하여, 상기 승압전압(VPP)과 상기 제어노드(Nc)의 전압차는 상기 승압전압(VPP)과 상기 블락워드신호(BLKWL)의 전압차보다 작게 된다. 즉, 상기 제어노드(Nc)의 전압레벨은 상기 블락워드신호(BLKWL)의 전압레벨보다 높게 된다.
바람직하기로, 상기 쉬프팅수단(111)은 디플리션 타입의 쉬프팅 앤모스 트랜지스터(111a)를 구비한다. 상기 쉬프팅 앤모스 트랜지스터(111a)는 상기 쉬프팅전압단(Nsh)과 상기 제어노드(Nc) 사이에 형성되며, 상기 블락워드신호(BLKWL)에 의 하여 게이팅된다. 그러므로, 상기 블락워드신호(BLKWL)의 디스에이블시에, 상기 제어노드(Nc)의 전압(Vs)는 상기 블락워드신호(BLKWL)의 전압레벨보다 상기 앤모스 트랜지스터(111)의 문턱전압(Vtn) 정도 높게 된다.
상기 제어 피모스 트랜지스터(113)는 상기 제어노드(Nc)와 상기 블락워드신호(BLKWL) 사이에 형성되며, 상기 디코딩 신호(/XDEC)에 의하여 게이팅된다. 본 실시예에서, 상기 제어노드(Nc)의 전압(Vs)는 상기 제어 피모스 트랜지스터(113)의 소스단자의 전압으로 작용한다.
상기 벌크전압 발생수단(115)은 상기 제어노드(Nc)에 따른 벌크 전압(Vbulk)을 상기 제어 피모스 트랜지스터(113)의 벌크로 발생한다. 이때, 상기 벌크 전압(Vbulk)은 상기 블락워드신호(BLKWL)의 디스에이블시에 상기 제어노드(Nc)보다 높은 전압 레벨을 가진다.
바람직하기로는, 상기 벌크 전압 발생 수단(115)은 디플리션 타입의 벌크 앤모스 트랜지스터(115a)를 구비한다. 상기 벌크 앤모스 트랜지스터(115a)는 상기 쉬프팅전압단(Nsh)과 상기 제어 피모스 트랜지스터(113)의 벌크 사이에 형성된다. 그리고, 상기 벌크 앤모스 트랜지스터(115a)는 상기 제어노드(Nc)에 의하여 게이팅된다. 따라서, 상기 블락워드신호(BLKWL)의 디스에이블시에, 상기 벌크 전압(Vbulk)은 상기 블락워드신호(BLKWL)의 전압레벨보다 상기 제1 앤모스 트랜지스터(111)의 문턱전압(Vtn1)과 제2 앤모스 트랜지스터(115a)의 문턱전압(Vtn2)의 합(sum) 정도의 전압레벨을 가진다. 본 실시예에서, 상기 Vtn1과 상기 Vtn2는 약 2.5V이다.
따라서, 제어 피모스 트랜지스터(113)의 벌크에는, 상기 블락워드신호 (BLKWL)의 디스에이블시에, (Vtn1+Vtn2)의 전압레벨이 인가된다. 즉, 도 1의 피모스 트랜지스터(15)의 벌크에 인가되는 (Vtn1)의 전압레벨에 비하여, 상대적으로 높은 전압레벨이 상기 제어 피모스 트랜지스터(113)의 벌크에 인가된다.
그 결과, 본 발명에서의 제어 피모스 트랜지스터(113)는, 도 1의 피모스 트랜지스터(15)에 비하여, 상대적으로 높은 문턱전압을 가지게 된다. 이는 널리 알려진 벌크효과(bulk effect)에 의한 것이다. 참고로, 상기 블락워드신호(BLKWL)의 인에이블시에, 상기 제어 피모스 트랜지스터(113)의 벌크에는 상기 승압전압(예를 들어, 25V)이 인가된다.
이와 같이, 문턱전압 레벨이 증가함에 따라, 상기 제어 피모스 트랜지스터(113)의 서브 문턱전압 전류은 감소된다. 특히, 불휘발성 반도체 메모리 장치의 동작전압인 전원전압(VDD)의 레벨이 1.8V 정도로 낮아지는 경우에도, 상기 제어 피모스 트랜지스터(113)는 턴오프(turn-off) 상태를 유지된다.
본 발명의 레벨 쉬프트 및 이를 포함하는 블락 드라이버에 의하면, 상기 쉬프팅 앤모스 트랜지스터(111a)와 상기 제어 피모스 트랜지스터(113)를 통하여 흐르는 누설 전류(I2)는, 도 5에 도시되는 바와 같이, 종래의 누설전류(I1)에 비하여, 현저히 감소된다.
도 6은 본 발명의 레벨 쉬프트 및 블락 드라이버를 채용하는 불휘발성 반도체 메모리 장치에서, 선택되는 블락 및 이와 인접한 블락의 N-WELL에 인가되는 전압의 차이를 설명하기 위한 도면이다. 여기서, 각 블락의 N-WELL은 피모스 트랜지스터(113)의 벌크를 형성한다. 도 6을 참조하면, 선택되는 레벨 쉬프트의 N-WELL에 는, 승압전압(VPP, 예를 들어 25V)가 인가되며, 이는 종래기술의 경우와 동일하다. 반면에, 상기 선택되는 블락에 인접한 블락(비선택)의 N-WELL에는 (Vtn1+Vtn2, 약 5V)의 전압레벨이 인가되며, 이는 (Vtn1, 약 2.5V)의 전압레벨이 인가되는 종래기술에 비하여, 현저히 증가되는 전압레벨이다.
이에 따라, 선택되는 블락과 인접한 블락(비선택) 사이의 N-WELL의 전압차는 약 20V이다. 이는, 종래의 22.5V에 비하여, 현저히 감소된 전압차이다. 이에 따라, N-WELL 사이의 브레이크다운(breakdown) 전압이 현저히 증가된다. 달리 기술하자면, 본 발명에 의하면, N-WELL 사이의 간격이 감소될 수 있으며, 이에 따라 메모리칩의 사이즈도 감소될 수 있다.
다시 도 4를 참조하면, 상기 디스에이블부(120)는 인버터(121), 제1 및 제2 앤모스 트랜지스터(123, 125)를 포함한다. 상기 인버터(121)는 상기 디코딩 신호(/XDEC)를 반전시킨다.
상기 제1 디스에이블 앤모스 트랜지스터(123)는 일측단자가 상기 블락워드신호(BLKWL)에 연결되며, 상기 디코딩 신호(/XDEC)의 일방향 스윙전압인 상기 전원전압(VDD)에 의하여 게이팅되는 디플리션 타입의 트랜지스터이다.
그리고, 상기 제2 디스에이블 앤모스 트랜지스터(125)는 일측단자가 상기 상기 제1 디스에이블 앤모스 트랜지스터(123)의 타측단자(N124)에 연결되며, 상기 상기 전원전압(VDD)에 의하여 게이팅되는 인핸스먼트 타입의 트랜지스터이다.
상기 디스에이블부(120)에 의하여, 상기 블락워드신호(BLKWL)는 상기 접지전압(VSS)으로 디스에이블된다. 그리고, 제1 및 제2 앤모스 트랜지스터(123, 125)에 의하여, 상기 블락워드신호(BLKWL)의 전압레벨이 승압전압(VPP)으로 상승하더라도, 상기 디스에이블부(120)의 인버터(121)의 출력단(N122)에 인가되는 전압은 전원전압(VDD)보다 낮은 전압으로 제어될 수 있다.
도 7은 도 3의 워드라인 구동회로(300)를 나타내는 도면이다. 상기 블락워드신호(BLKWL)이 승압전압(VPP)으로 인에이블되면, 전송 트랜지스터들(TS, T1~T32, TG)이 턴온되어, 스트링선택전압(SS), 워드라인 인에이블 신호(WEN<1:32>)의 전압 및 그라운드 선택전압(GS)이 스트링 선택라인(SSL), 워드라인(WL<1:32>) 및 그라운드 선택라인(GSL)으로 전송된다. 반면에, 상기 블락워드신호(BLKWL)이 접지전압(VSS)으로 디스에이블되면, 상기 전송 트랜지스터들(TS, T1~T32, TG)은 턴오프된다.
한편, 본 발명의 기술적 사상은 일방향 스윙전압이 음(-)의 승압전압으로 스윙되는 다른 실시예에 의해서도 실현될 수 있다.
도 8은 본 발명의 다른 일실시예에 따른 레벨 쉬프트(100')를 나타내는 도면이다. 도 8의 실시예에서는, 상기 입력신호(VIN')의 일방향 스윙전압은 접지전압(VSS)이며, 출력신호의 일방향 스윙전압은 음(-)의 승압전압(-VPP)이다. 도 8의 레벨 쉬프트(100')에 의하여, 상기 일방향 스윙전압이 접지전압(VSS)에서, 음(-)의 승압전압(-VPP)로 쉬프팅된다.
그러므로, 도 8의 레벨 쉬프트는, 도 4의 레벨 쉬프트와 비교하여, 내장되는 트랜지스터들의 극성에서만 차이가 있을 뿐이다. 따라서, 도 8의 실시예의 각 구성요소의 참조번호 및 참조부호는, 도 4의 실시예의 대응되는 각 구성요소의 참조번 호 및 참조부호에 첨자(')을 더하여 도시한다.
도 8의 레벨 쉬프트(100')의 구성 및 작용은, 도 4의 레벨 쉬프트(100)의 구성 및 작용과 관련되는 기술을 참조하면, 당업자에게는 용이하게 이해될 수 있을 것이다. 그러므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
상기와 같은 본 발명의 레벨 쉬프트 및 이를 포함하는 블락 드라이버에서는, 승압전압과 블락워드신호 사이에 형성되는 제어 피모스 트랜지스터의 벌크에 인가되는 벌크 전압의 레벨이 증가된다. 그러므로, 상기 제어 피모스 트랜지스터의 문턱전압이 증가하게 된다. 따라서, 본 발명의 레벨 쉬프트 및 이를 포함하는 블락 드라이버에 의하면, 상기 승압전압으로부터 상기 블락워드신호로의 누설전류가 현저히 감소되어, 전체적인 소모전류의 크기가 감소된다.
또한, 본 발명의 레벨 쉬프트 및 이를 포함하는 블락 드라이버에 의하면, 선택되는 블락과 인접한 블락에서의 N-WELL 간의 전압차가 현저히 감소되어, N-WELL 간의 간격이 감소될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술 적 사상에 의해 정해져야 할 것이다.

Claims (12)

  1. 일방향 스윙전압이 전원전압인 입력신호에 대하여 일방향 스윙전압이 양(+)의 승압전압으로 쉬프팅되는 출력신호를 발생하는 레벨 쉬프트에 있어서,
    상기 입력신호에 응답하여, 상기 출력신호를 인에이블하는 인에이블부; 및
    상기 입력신호에 응답하여, 상기 출력신호를 디스에이블하는 디스에이블부를 구비하며,
    상기 인에이블부는
    상기 승압전압을 수신하는 쉬프팅전압단;
    소정의 제어노드;
    상기 출력신호를 상기 승압전압으로 인에이블하기 위하여, 상기 승압전압과 전압차가 상기 출력신호의 전압보다 작은 전압레벨을 상기 제어노드에 제공하도록 구동되는 쉬프팅수단으로서, 상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 제어되는 상기 쉬프팅수단;
    상기 제어노드와 상기 출력신호 사이에 형성되며, 상기 입력신호에 응답하여 게이팅되는 게이팅되는 제어 피모스 트랜지스터; 및
    소정의 벌크 전압을 상기 제어 피모스 트랜지스터의 벌크로 발생하기 위한 벌크전압 발생수단으로서, 상기 벌크 전압은 상기 승압전압과 전압차가 상기 제어노드보다 작은 전압 레벨을 가지는 상기 벌크전압 발생수단을 구비하는 것을 특징으로 하는 레벨 쉬프트.
  2. 제1 항에 있어서, 상기 벌크 전압 발생 수단은
    상기 쉬프팅전압단과 상기 제어 피모스 트랜지스터의 벌크 사이에 형성되며, 상기 제어노드에 의하여 게이팅되는 디플리션 타입의 벌크 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
  3. 제1 항에 있어서, 상기 쉬프팅수단은
    상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 의하여 게이팅되는 디플리션 타입의 쉬프팅 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
  4. 제1 항에 있어서, 상기 디스에이블부는
    상기 입력신호에 응답하는 인버터;
    일측단자가 상기 출력신호에 연결되며, 상기 전원전압으로 게이팅되는 디플리션 타입의 제1 디스에이블 앤모스 트랜지스터; 및
    일측단자에는 상기 제1 디스에이블 앤모스 트랜지스터의 타측단자가 연결되며, 다른 일측단자에는 인버터로부터 출력되는 신호가 인가되며, 상기 전원전압에 의하여 게이팅되는 인핸스먼트 타입의 제2 디스에이블 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
  5. 수신되는 어드레스에 따라 양의 승압전압으로 쉬프팅되는 블락워드신호를 발생하는 불휘발성 반도체 메모리 장치의 블락 드라이버에 있어서,
    일방향 스윙전압이 전원전압인 디코딩 신호에 대하여, 일방향 스윙전압이 상기 승압전압으로 레벨 쉬프팅되는 블락워드신호를 발생하는 레벨 쉬프트로서, 궁극적으로 상기 승압전압을 상기 블락워드신호로 전송하는 제어 피모스 트랜지스터를 포함하는 상기 레벨 쉬프트; 및
    상기 어드레스에 따른 상기 디코딩 신호를 발생하는 디코딩블락을 구비하며,
    상기 제어 피모스 트랜지스터의 벌크에는
    상기 블락워드신호의 디스에이블시에 소스단자의 전압보다 높은 레벨의 전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 블락 드라이버.
  6. 제5 항에 있어서, 상기 레벨 쉬프트는
    상기 디코딩신호에 응답하여, 상기 블락워드신호를 인에이블하는 인에이블부; 및
    상기 디코딩신호에 응답하여, 상기 블락워드신호를 디스에이블하는 디스에이 블부를 구비하며,
    상기 인에이블부는
    상기 승압전압을 수신하는 쉬프팅전압단;
    소정의 제어노드;
    상기 블락워드신호를 상기 승압전압으로 인에이블하기 위하여, 상기 승압전압과 전압차가 상기 출력신호의 전압보다 작은 전압레벨을 상기 제어노드에 제공하도록 구동되는 쉬프팅수단으로서, 상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 제어되는 상기 쉬프팅수단;
    상기 제어노드와 상기 블락워드신호 사이에 형성되며, 상기 디코딩신호에 응답하여 게이팅되는 게이팅되는 제어 피모스 트랜지스터; 및
    소정의 벌크 전압을 상기 제어 피모스 트랜지스터의 벌크로 발생하기 위한 벌크전압 발생수단으로서, 상기 벌크 전압은 상기 쉬프팅전압과 전압차가 상기 제어노드 보다 작은 전압 레벨을 가지는 상기 벌크전압 발생수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 블락 드라이버.
  7. 제6 항에 있어서, 상기 벌크 전압 발생 수단은
    상기 쉬프팅전압단과 상기 제어 피모스 트랜지스터의 벌크 사이에 형성되며, 상기 제어노드에 의하여 게이팅되는 디플리션 타입의 벌크 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 블락 드라이버.
  8. 제6 항에 있어서, 상기 쉬프팅수단은
    상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 의하여 게이팅되는 디플리션 타입의 쉬프팅 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 블락 드라이버.
  9. 수신되는 입력신호에 대하여 일방향 스윙전압이 쉬프팅전압으로 쉬프팅되는 출력신호를 발생하는 레벨 쉬프트에 있어서,
    상기 입력신호에 응답하여, 상기 출력신호를 인에이블하는 인에이블부; 및
    상기 입력신호에 응답하여, 상기 출력신호를 디스에이블하는 디스에이블부를 구비하며,
    상기 인에이블부는
    상기 쉬프팅전압을 수신하는 쉬프팅전압단;
    소정의 제어노드;
    상기 출력신호를 상기 쉬프팅전압으로 인에이블하기 위하여, 상기 쉬프팅전압과 전압차가 상기 출력신호의 전압보다 작은 전압레벨을 상기 제어노드에 제공하도록 구동되는 쉬프팅수단으로서, 상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 제어되는 상기 쉬프팅수단;
    상기 제어노드와 상기 출력신호 사이에 형성되며, 상기 입력신호에 응답하여 게이팅되는 게이팅되는 제어 모스 트랜지스터; 및
    소정의 벌크 전압을 상기 제어 모스 트랜지스터의 벌크로 발생하기 위한 벌크전압 발생수단으로서, 상기 벌크 전압은 상기 쉬프팅전압과 전압차가 상기 제어노드보다 작은 전압 레벨을 가지는 상기 벌크전압 발생수단을 구비하는 것을 특징으로 하는 전압으로 레벨 쉬프트.
  10. 제9 항에 있어서, 상기 벌크 전압 발생 수단은
    상기 쉬프팅전압단과 상기 제어 모스 트랜지스터의 벌크 사이에 형성되며, 상기 제어노드에 의하여 게이팅되는 디플리션 타입의 벌크 모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
  11. 제10 항에 있어서, 상기 쉬프팅수단은
    상기 쉬프팅전압단과 상기 제어노드 사이에 형성되며, 상기 출력신호에 의하여 게이팅되는 디플리션 타입의 쉬프팅 모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
  12. 제11 항에 있어서, 상기 디스에이블부는
    상기 입력신호에 응답하는 인버터;
    일측단자가 상기 출력신호에 연결되며, 상기 입력신호의 일방향 스윙전압으로 게이팅되는 디플리션 타입의 제1 디스에이블 모스 트랜지스터; 및
    일측단자에는 상기 제1 디스에이블 모스 트랜지스터의 타측단자가 연결되며, 다른 일측단자에는 인버터로부터 출력되는 신호가 인가되며, 상기 입력신호의 일방향 스윙전압에 의하여 게이팅되는 인핸스먼트 타입의 제2 디스에이블 모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프트.
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